IDELAYCTRL

IDELAY2/ODELAYE2抽头延迟有效控制当使用IDELAYE2或者ODELAYE2时至少需要使用一个此组件。此模块提供参考时钟输入是内部电路独立于工艺电压和温度从而为相关的IDELAYE2和ODELAYE2组件提供精确的抽头延迟值。在例化此组件时使用IODELAY_GROUP来区分IDELAYCTRL是关联IDELAYE2还是ODELAYE2的。portdirectionwidthfunctionRDYOUTPUT1准备就绪RDY信号用于指示特定区域内的IDelayE2和ODelayE2模块完成校准。当REFCLK信号保持高电平或低电平持续一个时钟周期或更长时间时RDY信号将被取消激活。若RDY信号被取消激活为低电平则需重置idelayctrl模块。若无需操作可断开RDY信号连接或忽略该信号REFCLKINPUT1通过idelayctrl进行时间基准校准以同步同一区域内的所有IDelayE2和ODelayE2模块。REFCLK信号可直接从用户指定源或MMCME2/PLLE2获取并需通过全局时钟缓冲器进行传输RSTINPUT1采用高电平有效异步复位。为确保IDelayE2和ODelayE2功能正常配置完成后需在REFCLK信号稳定时复位idelayctrl同时需要Tidelayctrl_rpw复位脉冲宽度RST模块复位用于重置idelayctrl电路。RST信号为-cঞv高电平异步复位信号需将该信号保持高电平至少50纳秒即可完成重置;REFCLK (Reference Clock) 为IOB的抽头延迟线提供一个独立于工艺电压和温度的电压偏置。为保证适用数据表REFCLK必须为200MHzRDYReady Output表示参考时钟输入REFCLK的有效性。当REFCLK消失即REFCLK在一个时钟周期或更长时间内保持高电平或低电平时RDY信号将被取消激活VHDL例化Library UNISIM;use UNISIM.vcomponents.all;-- IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control-- 7 Series-- Xilinx HDL Language Template, version 2018.3IDELAYCTRL_inst : IDELAYCTRLport map (RDY RDY, -- 1-bit output: Ready outputREFCLK REFCLK, -- 1-bit input: Reference clock inputRST RST -- 1-bit input: Active high reset input);-- End of IDELAYCTRL_inst instantiationVerilog例化// IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control// 7 Series// Xilinx HDL Language Template, version 2018.3(* IODELAY_GROUP iodelay_group_name *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRLIDELAYCTRL IDELAYCTRL_inst (.RDY(RDY), // 1-bit output: Ready output.REFCLK(REFCLK), // 1-bit input: Reference clock input.RST(RST) // 1-bit input: Active high reset input);// End of IDELAYCTRL_inst instantiation内容仅供参考如果错误欢迎批评指正