简介面向FPGA与STM32嵌入式开发者的编码器应用设计资源基于EP4CE10F17I7N与STM32F407IGT6主控针对集电极开路编码器设计了5V转3.3V隔离采集电路并通过FSMC总线完成ARM与FPGA之间的双向交互适用于电机测速、位置反馈等工业控制场景。压缩包共401个文件约34.45MB包含FPGA与STM32完整源码.v、.tdf、.c、.h、Quartus与Keil工程文件.qpf、.qsf、.uvprojx、设计文档.pdf、readme以及视频讲解材料烧录即可运行。已有138人学习下载。资源详细说明了1K上拉电阻和100PF滤波电容的作用、ADUM1300隔离芯片的用法并给出了ARM定时读取FPGA脉冲计数值、通过串口显示及发送reset指令复位的完整实现思路和操作步骤可快速复现一套编码器计数系统也适合编程能力较强的开发者深入学习FSMC总线通信与硬件协同设计。1. 让 STM32 像读内存一样读编码器计数FPGA 与 FSMC 各干各的活电机闭环里最容易被低估的一环是编码器计数。STM32 的输入捕获和外部中断在几百 kHz 以下还能应付可一旦遇到几千线编码器做 4 倍频或者一台设备上同时挂两三根轴中断频繁进入、计数丢脉冲就成了常态。把编码器采样交给 FPGA再把处理结果通过 FSMC 总线交给 STM32是工业运动控制里相当成熟的分工方式FPGA 负责实时性STM32 负责应用逻辑。这套方案的核心不是“FPGA 有多快”而是 FSMC 把 FPGA 变成了 STM32 地址空间里的一段内存读编码器计数值就是一次 16 位内存读几十纳秒完成。本文按编码器计数、FSMC 从机、STM32 配置、联调验证、进阶技巧的顺序讲清这条链路从 RTL 到 C 代码的完整做法。适合正在做伺服、编码器反馈、自动化设备主控的嵌入式工程师也适合想把 FPGA 和 STM32 打通但还没找到合适交互方式的人。2. 编码器计数原理与 FPGA 侧 RTL 实现四倍频、鉴相、防抖三层逻辑一次写清2.1 增量式旋转编码器的 A/B/Z 相与伺服反馈里的常见线数增量式旋转编码器输出三路信号A 相、B 相、Z 相。A 和 B 是正交方波相位差 90°正转时 A 超前 B反转时 B 超前 A脉冲数量代表角位移相位关系代表方向。Z 相每圈输出一个窄脉冲用于绝对零点标定。常见的增量式编码器分辨率从 500 PPR每圈脉冲数到几千 PPR不等伺服系统里 13 位、17 位、18 位编码器也很常见18 位对应单圈 262144 个计数单位这类编码器在汇川等伺服驱动器的编码器参数里能直接看到“默认编码器线数 262144”这样的描述。脉冲频率高到一定程度后STM32 的捕获通道会忙于处理中断而 FPGA 内部用 50MHz 时钟采样边沿天然适合这类高频正交信号。I2C 编码器和 SPI 接口的磁编码器 AS5047P 走的是另一条总线路径本文先处理最主流的 A/B/Z 正交输出总线交互思想后面可以平移过去。2.2 四倍频状态机由 A/B 相位变化驱动 32 位计数器同样的编码器线数计数方式不同分辨率不同。只看 A 相上升沿是 1 倍频同时看 A、B 的上升沿和下降沿是 4 倍频。4 倍频下500 线的编码器一圈得到 2000 个计数已经能满足大多数定位需求。4 倍频的常见实现是看 A/B 两相组成的 2 位状态四倍频时状态按 00 - 01 - 11 - 10 循环为正向反向则是 00 - 10 - 11 - 01。每次状态变化计数器加 1 或减 1。Verilog 实现如下。module enc4x_counter #(parameter WIDTH 32)( input wire clk, // FPGA 主时钟50MHz input wire rst_n, input wire a_in, // 同步并滤波后的 A 相 input wire b_in, // 同步并滤波后的 B 相 output reg [WIDTH-1:0] count, // 32 位带方向计数 output wire pos_dir // 1 表示正转0 表示反转 ); reg [1:0] cur_state; wire [1:0] next_state {a_in, b_in}; reg pos_dir_r, valid_move; always (*) begin case ({cur_state, next_state}) 4b0001, 4b0111, 4b1110, 4b1000: begin pos_dir_r 1b1; // 正向旋转 valid_move 1b1; end 4b0010, 4b1011, 4b1101, 4b0100: begin pos_dir_r 1b0; // 反向旋转 valid_move 1b1; end default: begin // A/B 同时跳变等非法状态不计数 pos_dir_r 1b0; valid_move 1b0; end endcase end always (posedge clk or negedge rst_n) begin if (!rst_n) begin cur_state 2b00; count {WIDTH{1b0}}; end else begin cur_state next_state; if (valid_move) begin if (pos_dir_r) count count 1b1; else count count - 1b1; end end end assign pos_dir pos_dir_r; endmodule这段代码把所有状态转移都写在一个 case 里正向 4 个转移、反向 4 个转移非法转移如 00 - 11 直接忽略。cur_state保存上一拍 A/B 组合next_state是当前 A/B 组合每次比较得出方向。count是 WIDTH 位寄存器默认 32 位正转加 1、反转减 1如果做位置反馈建议把它看作有符号数溢出问题在 2.3 节结合寄存器设计再提。FPGA 内部计数操作只占一个时钟周期不受 STM32 主循环影响这是它比 STM32 外部中断计数可靠的原因所在。2.3 同步器与滤波编码器信号进入 FPGA 的第一道工序编码器信号是外部异步输入直接接入 FPGA 逻辑会产生亚稳态可能让计数器额外多计一次或漏计一次。标准做法是先做两级触发器同步再做 N 拍滑动窗口滤波。N 取 350MHz 采样率下大约 60ns 的窗口对几百 kHz 的编码器脉冲已经足够对电缆引入的毛刺也能有效抑制。注意如果电机转速很高编码器脉冲频率接近 1MHz 以上滤波窗口要调小或关闭否则会吞掉合法的窄脉冲。滤波模块代码如下。module enc_filter #(parameter N 3)( input wire clk, input wire rst_n, input wire sig_in, // 编码器原始 A/B 信号 output reg sig_out // 滤波后信号 ); reg [1:0] sync; reg [N-1:0] samples; always (posedge clk or negedge rst_n) begin if (!rst_n) begin sync 2b00; samples {N{1b0}}; sig_out 1b0; end else begin sync[0] sig_in; sync[1] sync[0]; samples {samples[N-2:0], sync[1]}; if (samples {N{1b0}}) sig_out 1b0; else if (samples {N{1b1}}) sig_out 1b1; end end endmodulesync两级触发器解决亚稳态samples是一个 N 位移位寄存器连续 N 拍采样到同一个电平时才更新sig_out。这种实现会引入 2 N 拍的延迟对编码器计数来说这点延迟可以接受去抖的代价是每条编码器信号都要过一遍这种模块。A、B、Z 三路信号各例化一个enc_filter实例即可。Z 相的滤波窗口要特别注意部分编码器 Z 相只有很窄的脉冲3 拍滤波窗口偏大时可以用独立的N2实例处理。编码器模块做完后下一步就是把 32 位计数结果通过 FSMC 总线暴露出去这才是这个标题里真正决定系统性能的那半部分工作。3. FSMC 总线交互设计把 FPGA 寄存器映射成 STM32 地址空间的 4 步3.1 为什么用 FSMC 总线而不是 SPI 或串口内存映射交互的延迟与带宽优势FPGA 和 STM32 之间的数据交换最简单的做法是 SPI。SPI 的问题是协议开销大一根读请求要经过发送命令、等待从机应答、逐字节回收数据的过程而且每根轴都要占用额外的 GPIO 或片选。FSMC 总线不同它是 STM32 片上的并行存储控制器可以外接 SRAM、NOR Flash 这类并行存储芯片。FPGA 挂到 FSMC 上后FPGA 内部的寄存器就等于一组内存地址STM32 读计数器时只需要一条 C 语言的内存读取指令数据会在几个 HCLK 周期内从总线返回不需要任何打包解析过程。FSMC 的并行数据宽度可以配成 16 位一次传输两个字节带宽比 SPI 高一个数量级而且天然适合多寄存器场景。FSMC 总线交互的思路很简单FPGA 模拟一个 SRAM 从机地址线选择寄存器数据线传输内容NOE 和 NWE 区分读和写。3.2 FPGA 侧 FSMC 从机状态机地址锁存、读三态与写寄存器的 Verilog 写法FPGA 侧要做的事包括同步 FSMC 控制信号、锁存地址、在 NOE 下降沿把对应寄存器数据放到数据总线上、在 NWE 上升沿锁存写数据。这里必须使用三态总线否则在 STM32 不访问 FPGA 时两条数据线会直接冲突。一个可直接套用的从机模块如下。module fsmc_slave #(parameter BASE_ADDR 3h0)( input wire clk, // FPGA 主时钟 input wire rst_n, input wire fsmc_ne, // FSMC 片选低有效 input wire fsmc_noe, // FSMC 读使能低有效 input wire fsmc_nwe, // FSMC 写使能低有效 input wire [15:0] fsmc_addr, // FSMC 地址线 inout wire [15:0] fsmc_data, // FSMC 数据线 input wire [31:0] enc_count, // 编码器计数值 input wire [15:0] status_reg, // 状态寄存器bit0 为 Z 相到达标志 output reg [15:0] ctrl_reg // 控制寄存器bit0 清计数bit1 滤波使能 ); reg [1:0] ne_m, noe_m, nwe_m; reg [15:0] addr_lat; reg [15:0] data_out; reg data_oe; // FSMC 控制信号同步降低亚稳态概率 always (posedge clk or negedge rst_n) begin if (!rst_n) begin ne_m 2b11; noe_m 2b11; nwe_m 2b11; end else begin ne_m {ne_m[0], fsmc_ne}; noe_m {noe_m[0], fsmc_noe}; nwe_m {nwe_m[0], fsmc_nwe}; end end // NE 下降沿锁存地址 wire ne_fall ne_m[1] ~ne_m[0]; always (posedge clk or negedge rst_n) begin if (!rst_n) addr_lat 16h0000; else if (ne_fall) addr_lat fsmc_addr; end // 读请求NOE 下降沿且片选有效 wire rd_req noe_m[1] ~noe_m[0] ~ne_m[1]; // 写请求NWE 上升沿且片选有效此时写数据已稳定 wire wr_req nwe_m[0] ~nwe_m[1] ~ne_m[1]; always (posedge clk or negedge rst_n) begin if (!rst_n) begin data_out 16h0000; data_oe 1b0; end else begin if (rd_req) begin case (addr_lat[3:1]) // 16 位模式FPGA 侧取地址高位 3h0: data_out enc_count[15:0]; 3h1: data_out enc_count[31:16]; 3h2: data_out status_reg; default: data_out 16h0000; endcase data_oe 1b1; end if (noe_m[1]) // NOE 变高后释放总线 data_oe 1b0; end end // 写控制寄存器NWE 上升沿锁存数据 always (posedge clk or negedge rst_n) begin if (!rst_n) ctrl_reg 16h0000; else if (wr_req (addr_lat[3:1] 3h4)) ctrl_reg fsmc_data; end assign fsmc_data data_oe ? data_out : 16hzzzz; endmodule需要说明几个关键点。addr_lat[3:1]的取值方式是因为 FSMC 配成了 16 位数据宽度STM32 内部地址的 bit0 不会出现在总线上FPGA 看到的是偏移 0、2、4、8 对应内部索引 0、1、2、4。rd_req在 NOE 下降沿产生data_oe随即拉高数据在 NOE 拉高后才释放恰好覆盖 STM32 在 NOE 上升沿采样数据的窗口。wr_req用 NWE 上升沿而不是下降沿是因为 FSMC 写周期中数据线要在 NWE 变低之后才进入有效状态下降沿采样可能读到旧数据。把data_oe的解释写成参数说明数据输出使能高电平时fsmc_data为 FPGA 驱动低电平时为高阻避免与 STM32 数据总线冲突。如果不需要写控制寄存器可以把ctrl_reg那一段删掉但保留assign fsmc_data的三态判断。3.3 STM32 侧 FSMC 时序参数配置ADDSET/DATAST 的起点与收紧方法FPGA 从机模块写好后STM32 侧配置 FSMC 外设。下面以 STM32F103 的标准外设库写法为例H7 等系列在 CubeMX 里配置 FMC 时参数含义一致。一个偏安全的初始时序参数是AddressSetupTime 5DataSetupTime 8在 72MHz 主频下分别对应地址建立约 69ns、数据建立约 111ns。FPGA 在 50MHz 主时钟下处理一次读请求只需要 20ns这个时序余量足够之后可以逐步收紧。FSMC_NORSRAMInitTypeDef fsmc_nor_init; FSMC_NORSRAMTimingInitTypeDef fsmc_timing; fsmc_timing.FSMC_AddressSetupTime 5; // 地址建立时间单位 HCLK fsmc_timing.FSMC_AddressHoldTime 0; // 地址保持时间 fsmc_timing.FSMC_DataSetupTime 8; // 数据建立时间决定 NOE 低电平宽度 fsmc_timing.FSMC_BusTurnAroundDuration 0; fsmc_timing.FSMC_CLKDivision 0; fsmc_timing.FSMC_DataLatency 0; fsmc_timing.FSMC_AccessMode FSMC_AccessMode_A; fsmc_nor_init.FSMC_Bank FSMC_Bank1_NORSRAM; fsmc_nor_init.FSMC_DataAddressMux FSMC_DataAddressMux_Disable; fsmc_nor_init.FSMC_MemoryType FSMC_MemoryType_SRAM; fsmc_nor_init.FSMC_MemoryDataWidth FSMC_MemoryDataWidth_16b; fsmc_nor_init.FSMC_BurstAccessMode FSMC_BurstAccessMode_Disable; fsmc_nor_init.FSMC_WaitSignalPolarity FSMC_WaitSignalPolarity_Low; fsmc_nor_init.FSMC_WrapMode FSMC_WrapMode_Disable; fsmc_nor_init.FSMC_WaitSignalActive FSMC_WaitSignalActive_BeforeWaitState; fsmc_nor_init.FSMC_WriteOperation FSMC_WriteOperation_Enable; fsmc_nor_init.FSMC_WaitSignal FSMC_WaitSignal_Disable; fsmc_nor_init.FSMC_ExtendedMode FSMC_ExtendedMode_Disable; fsmc_nor_init.FSMC_WriteBurst FSMC_WriteBurst_Disable; fsmc_nor_init.FSMC_ReadWriteTimingStruct fsmc_timing; fsmc_nor_init.FSMC_WriteTimingStruct fsmc_timing; FSMC_NORSRAMInit(fsmc_nor_init); FSMC_NORSRAMCmd(FSMC_Bank1_NORSRAM, ENABLE);FSMC_Bank1_NORSRAM对应 Bank1 区域片选使用 NE1 时STM32 侧地址从0x60000000开始。AccessMode_A是异步 NOR/SRAM 模式不用外部等待信号适合 FPGA 这种固定延迟的从机。初始化完成后声明一个宏把寄存器地址暴露成变量#define FSMC_ENC_BASE (0x60000000u) #define FSMC_ENC_CNT_L (*(volatile uint16_t *)(FSMC_ENC_BASE 0x0000u)) #define FSMC_ENC_CNT_H (*(volatile uint16_t *)(FSMC_ENC_BASE 0x0002u)) #define FSMC_ENC_STATUS (*(volatile uint16_t *)(FSMC_ENC_BASE 0x0004u)) #define FSMC_ENC_CTRL (*(volatile uint16_t *)(FSMC_ENC_BASE 0x0008u))读取一次编码器计数就是先读低 16 位、再读高 16 位组合成 32 位有符号数。这里有一个隐患如果两次读取之间恰好发生计数跳变读到的就是高低半字错位的错误数据。解决办法留在第 5 章专门讲。3.4 地址映射表FPGA 与 STM32 双方都按同一张表工作STM32 编程地址偏移FPGA 侧索引方向寄存器说明0x00003h0读编码器计数低 16 位0x00023h1读编码器计数高 16 位0x00043h2读状态寄存器bit0 Z 相标志bit1 计数溢出0x00083h4写控制寄存器bit0 清零计数bit1 滤波使能这张表要同时写进 FPGA 代码注释和 STM32 宏定义里联调时地址不一致是常见问题来源。进到第 4 章的工程实战前先把一个坑说透FSMC 的DataSetupTime不能只往小调FPGA 里rd_req到data_oe拉高有一个时钟的延迟如果 NOE 低电平宽度小于 2 个 FPGA 时钟周期STM32 采样时数据总线可能还没切换完成读到的会是上一个寄存器的值。初始配置给 8 个 HCLK通常至少能覆盖 2 个 50MHz 时钟周期。4. 源码工程组织、引脚约束与联调步骤从 1 Hz 到 1 kHz 看计数线性4.1 源码工程目录结构FPGA 与 STM32 分开维护标题里的“完整源码”在工程里通常是一套 FPGA 工程加一套 STM32 工程。FPGA 侧用 Quartus Prime 或 Vivado 建工程STM32 侧用 Keil MDK两者不要混在同一个目录里。推荐目录结构如下。encoder_fsmc/ ├── fpga/ │ ├── quartus/ # Altera 工程文件也可改成 vivado/ │ │ ├── encoder_fsmc.qpf │ │ └── encoder_fsmc.sdc │ └── rtl/ │ ├── top_encoder.v # 顶层例化下面三个子模块 │ ├── enc4x_counter.v # 四倍频计数器 │ ├── enc_filter.v # 同步滤波 │ └── fsmc_slave.v # FSMC 总线从机 └── mcu/ ├── keil/ │ └── fsmc_encoder.uvprojx └── user/ ├── bsp_fsmc_encoder.c # FSMC 初始化和编码器读取函数 ├── bsp_fsmc_encoder.h └── main.c # 测试主程序串口打印计数FPGA 的.sdc文件里至少要对编码器输入信号做set_false_path因为它们是异步信号不需要参与时序收敛FSMC 接口信号则建议加输入延迟约束但这不是必须项。STM32 工程里bsp_fsmc_encoder.c专门放 FSMC 初始化函数main.c只做串口打印和逻辑测试。4.2 FPGA 引脚分配与 STM32 GPIO 复用对照表一次性配齐FSMC 总线引脚数量多FSMC_D0 到 D15、FSMC_A0 到 A15 共 32 条加上 NE1、NOE、NWE接线前一定要画一张对照表。STM32 侧这些引脚在数据手册里都有固定的 FSMC 复用功能说明不能随手映射。STM32 引脚组FPGA 侧信号方向说明FSMC_A[15:0]fsmc_addr[15:0]STM32 - FPGA寄存器选择地址FSMC_D[15:0]fsmc_data[15:0]双向16 位数据总线FSMC_NE1fsmc_neSTM32 - FPGABank1 片选FSMC_NOEfsmc_noeSTM32 - FPGA读使能FSMC_NWEfsmc_nweSTM32 - FPGA写使能STM32 侧配置 GPIO 时FSMC 数据线、地址线全部设成复用推挽输出数据线在 FSMC 外设内部会自动切换输入输出方向。测试阶段建议在两端各加 33 欧姆串联电阻编码器信号线用屏蔽线并共地不要悬空。开发环境上Quartus 对应 Altera FPGAVivado 对应 Xilinx 器件Keil MDK 需要注意先安装对应 STM32 的芯片支持包F1 系列不装 PACK 也能用旧版器件库但新工程建议直接用 Keil 5 的标准 PACK 流程。4.3 联调验证步骤用函数信号发生器代替电机做基准测试初始联调不要直接接电机用函数信号发生器给出 A、B 两路方波相位差 90 度这样方向是确定的方便判断 FPGA 和 FSMC 是否正确工作。测试步骤如下。信号发生器输出 A、B 两路 3.3V 方波频率 1 Hz相位差 90 度。STM32 代码里每 500ms 读一次计数值通过串口打印。1 秒正转 1 圈的位置反馈应当稳定增加。交换 A、B 两路信号观察计数值递减确认鉴相逻辑正确。频率提高到 100 Hz让信号发生器连续运行 10 分钟比较计数值与理论脉冲数误差应为 0。频率提高到 1 kHz用示波器或逻辑分析仪观察 FSMC_NE、FSMC_NOE、FSMC_D 信号确认 FPGA 输出数据在 NOE 上升沿前已经稳定。接入真实编码器用手缓慢转动电机轴观察计数随转动方向线性变化。视频讲解里最值得看的就是第 3 步到第 5 步的演示过程建议对照源码包里main.c的串口打印逻辑一起看。代码每 500ms 打印一次原始计数值和换算后的圈数圈数用count / (PPR * 4)计算PPR 是编码器自身线数。4.4 常见问题排查从读回乱码到方向反了的对照表症状可能原因排查与修改读回数据恒为 0xFFFF 或乱码FSMC 时序太紧FPGA 还没来得及驱动数据总线将FSMC_DataSetupTime从 8 加到 15确认后逐步回降计数值偶发跳变且跳变方向无规律编码器输入毛刺未滤净检查滤波模块 N 是否偏小、编码器供电是否与 STM32 共地正转时计数值减小A/B 两相接反交换 STM32 连接到 FPGA 的 A/B 两路信号或在 FPGA 顶层对调程序执行到读取语句时卡死FSMC 没有使能对应 Bank检查FSMC_NORSRAMCmd是否执行、NE 片选是否接对读到的低 16 位和高 16 位组合后为错误大数两次读取之间计数更新导致错位采用第 5 章的锁存方案先读低 16 位触发锁存这些坑里数据错位是最隐蔽的因为不一定每次都复现只会在高速运行时随机出现。下一章把它彻底解决。5. 最后一公里读一致性锁存、逻辑分析仪检查点与多轴扩展5.1 用逻辑分析仪抓 FSMC 读时序重点看 3 个检查点联调时最有效的工具是逻辑分析仪采样率建议 200MS/s 以上。触发信号选 FSMC_NOE 下降沿然后重点看三个位置NE 低电平宽度、NOE 低电平宽度、FPGA 数据线相对 NOE 上升沿的时间关系。NE 低电平宽度由 ADDSET 和 DATAST 共同决定NOE 低电平宽度对应 DATAST数据线应当在 NOE 上升沿前至少 20ns 达到目标值。如果发现数据变化点紧贴 NOE 上升沿说明时序余量不足回退一个DataSetupTime等级。抓到的波形可以和 FSMC 数据手册里的时序图逐段对照。5.2 读一致性锁存先读低 16 位触发快照再读高 16 位FSMC 读编码器计数值常规做法是直接返回当前计数器的低 16 位和高 16 位。但如果两次读之间存在计数跳变低半字是新值、高半字是旧值组合出来就是一个完全错误的位置。解决方式是在 FPGA 侧加一个快照寄存器STM32 读低 16 位时先锁存当前 32 位计数值之后再读高 16 位时直接返回快照里的高半字。关键代码是第 3 章fsmc_slave.v的扩展reg [31:0] snapshot; reg snapshot_valid; wire read_low rd_req (addr_lat[3:1] 3h0); wire read_high rd_req (addr_lat[3:1] 3h1); always (posedge clk or negedge rst_n) begin if (!rst_n) begin snapshot 32h0000_0000; snapshot_valid 1b0; end else if (read_low) begin snapshot enc_count; // 读低 16 位时锁存 32 位整数 snapshot_valid 1b1; end else if (read_high) begin snapshot_valid 1b0; // 高 16 位读走后释放 end endread_low发生时enc_count被打进snapshotdata_out送出的仍是enc_count[15:0]组合时高低两半都来自同一时刻的快照。STM32 侧读取顺序必须固定先读FSMC_ENC_CNT_L再读FSMC_ENC_CNT_H顺序反了得到的就是旧快照数据。如果后续要支持 DMA 批量读取这个快照机制特别合适因为总线访问间隔可控每次快照的更新时机明确。5.3 从 1 根轴到 8 根轴从增量式到绝对式编码器的扩展方向同一片 FPGA 里例化 8 个enc4x_counter实例每个实例分配独立的 32 位计数寄存器FSMC 地址表从 0x1000 开始按每根轴 8 字节间隔排列STM32 侧用结构体指针访问即可。8 路编码器信号同时计数对 FPGA 来说只是并行逻辑展开FSMC 总线一次仍然只传一个寄存器的数据压力集中在 STM32 侧。绝对式编码器的接入则换一种玩法I2C 编码器或 SPI 接口磁编码器 AS5047P由 FPGA 内部例化一个 SPI/I2C 主机模块周期读取转成并行寄存器后再通过 FSMC 暴露这样 STM32 不用处理实时性强的绝对角读取也规避了外部接口协议对主控的干扰。最后给一个具体的调参技巧DataSetupTime从 8 往小调时每减 1 个 HCLK 就连续读 1 万次计数值检查是否有一次数据偏离相邻两次的平均斜率一旦出现就回退 2 个等级这个余量刚好覆盖温度变化和 FPGA 时钟抖动。本文还有配套的精品资源点击获取
