简介针对数字系统设计课程中的计数器和累加器实验这份PDF实验报告系统记录了从设计到验证的完整过程。报告面向数字电路与FPGA设计的初学者以实验五和实验六两条主线展开一方面用图形法和Verilog HDL语言设计十进制计数器明确加法计数、时钟上升沿触发、异步清零低电平有效、同步置数高电平有效等关键特性另一方面设计八位累加器通过八位全加器与寄存器的文本描述再组合成原理图模块。压缩包内含1个PDF文件体积仅191KB内容精炼目前已有174人学习下载。全文按实验目的、器材清单、操作步骤、原理图、仿真波形、实验总结等模块组织读者可完整复盘实验流程也能借鉴实验中处理试验箱抖动、并在仿真阶段灵活调整去抖电路这一排错思路从而更好地掌握数字系统设计的基础方法与开发箱使用。既适合课程实验参考也可为毕业设计或互联网硬件开发提供基础范例。1. 从一张实验报告看计数器与累加器的设计边界实验报告里那几行计数器代码看起来只是“数到几就翻转”实际上把数字系统设计的核心问题全过了一遍时钟沿驱动的状态更新、组合逻辑反馈回路的时序收敛、复位与使能的优先级。而累加器比计数器多了一个外部输入意味着你不仅要管理状态还要管理输入数据的对齐和有效标志。很多报告写到“功能仿真通过”就收工可一旦上板按键抖动、管脚分错、进位链延迟超时全部露馅。这篇文章从数字系统的角度把计数器与累加器拆开讲——先理清电路本质再给可综合代码与激励最后落到板级调试和真实应用的参数选择。读者如果是正在写实验报告、课程设计或者刚从单片机转 FPGA这篇能帮你把“仿真通过”升级成“时序可解释、边界可验证”。2. 计数器与累加器的电路本质从555定时到同步时序的建模差异2.1 计数器本质上是状态机不是“一个数一直在变”计数器在数字系统里的标准定义是在时钟或事件脉冲驱动下状态寄存器的值按照预先规定的顺序循环变化。它本质上是 Moore 型有限状态机输出只由当前状态决定。这也是为什么实验报告里要求先画状态转移图再写代码——你不画图也能凑出功能但画了图才能回答“为什么模10计数器的状态编码只有0到9”。接下来的问题是模值Modulus和位宽的关系。一个位宽为 N 的二进制计数器自然计满范围是 0 到 2^N-1。如果要做模 M 计数M 小于 2^N就需要在计到 M-1 时产生回零条件。常见做法是用比较器把当前值与 M-1 比较相等时下一拍清零。注意这里的比较器走的是组合逻辑路径如果你把 M 设得很大、比较器级联很深组合延迟会变大主频就被拖下来。实验报告里如果要求最高工作频率这往往是性能瓶颈而不是时钟本身。2.2 异步与同步555计数器给我们的警告信号课程里经常拿 555 定时器搭一个十进制计数器那个电路用的是异步级联方式前一级的进位输出直接作为下一级的时钟。优点是电路简单缺点是存在累积传播延迟——四级级联之后最高位的翻转时刻和最低位的时钟沿之间可能差出几十纳秒这在示波器上表现为毛刺和假计数。数字系统实验的核心约束就是把这些异步路径改成同步所有状态寄存器都用同一个时钟沿触发进位信号转换成“进位标志”由下一级时钟使能条件来消费而不是直接当时钟用。这个原则不仅在 FPGA 实验里适用在 PLC 的高速计数器、51单片机定时计数器里也是一样的——硬件定时器在计数时钟沿统一更新软件读到的计数值永远是某一时刻的一致性快照不会读到半个进位。提示如果你在实验报告里写了“异步计数器更简单”请附加一句“但它不满足同步时序约束不能直接用于高性能数字系统”这段讨论是加分项。2.3 累加器是“带回授的加法器”不是计数器换了名字累加器的电路结构是加法器加寄存器寄存器输出回送给加法器的一个输入端。每个有效时钟沿累加器把上一个周期的结果与当前输入数据相加再锁存。这和计数器的本质差别在于计数器的输入是固定的 1而累加器的输入是外部数据总线或传感器数值流。这带来两个实验报告里经常忽视的问题。第一是溢出处理N 位加法器自然溢出是模 2^N 算术如果你要做定点小数累加或防止溢出饱和必须额外写饱和逻辑。第二是时序收敛加法器和计数器都在时钟沿更新但累加器的数据路径更长——输入数据从总线进来过加法器再过寄存器建立时间这条路径决定了最小时钟周期。设计实验时如果出现时序违例第一个要看的不是寄存器数量而是累加器加法器的级数。下表列出计数器和累加器在设计要点上的对应关系设计维度计数器累加器输入来源使能信号/事件脉冲外部数据总线状态更新规则当前值 1 或状态跳转当前值 输入数据溢出行为回零或翻转模 2^N 自然溢出需饱和度选项典型综合瓶颈模值比较器延迟加法器进位链延迟复位后值常为 0常为 0清零或初始偏移很多同学写累加器时习惯性写成acc acc 1那其实就是计数器acc acc data_in才是真正的累加器。这个差别在实验报告里要写清楚因为评分标准里“是否理解两种模块的输入差异”经常是 A 档和 B 档的分界。3. 用 Verilog 把计数器与累加器写成可综合 RTL代码、参数与激励3.1 模值可配、带使能和异步复位的计数器模板实验报告最常用的计数器是带同步使能、异步复位、模值可配的正计数器代码如下// 计数器模值可配异步复位同步使能 module counter_mod #( parameter N 4, // 位宽 parameter MAX_VAL 4d9 // 模值 - 1即计数到9回零 )( input wire clk, input wire rst_n, input wire en, output reg [N-1:0] count, output wire carry ); assign carry (count MAX_VAL) en; always (posedge clk or negedge rst_n) begin if (!rst_n) count {N{1b0}}; else if (en) begin if (count MAX_VAL) count {N{1b0}}; else count count 1b1; end end endmodule代码里需要注意三个点。第一异步复位定义为negedge rst_n复位低电平有效这是 FPGA 开发板上拨码开关或按键最常见的接法。第二carry是在计数等于最大值且使能为高的条件下拉高的它是一个“组合逻辑进位标志”在下一个时钟沿被下游模块采样而不是直接驱动下游时钟——这是和异步计数器的关键区别。第三MAX_VAL是参数改模值时直接改参数不需要动状态判断逻辑。如果你想在计数到某个特定值时输出脉冲比如模10计数器的第5拍产生five_pulse可以在always块外用另一条 assign 得到assign five_pulse (count 4d5) en;凡是这种“某个状态下产生标志”的信号都建议走组合逻辑 assign而不是在 always 块里再开一个 reg。因为实验报告检查“时序路径”时你能说清楚它是纯组合输出不会多引入一个周期延迟。3.2 累加器的两种 RTL 写法组合求和与流水线拆分累加器最直观的写法是直接用加法器回授// 累加器每收到一次 valid就把 data_in 加到累加值上 module accumulator #( parameter DW 8 )( input wire clk, input wire rst_n, input wire valid, input wire [DW-1:0] data_in, output reg [DW-1:0] acc, output reg overflow ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin acc {DW{1b0}}; overflow 1b0; end else if (valid) begin {overflow, acc} {1b0, acc} {1b0, data_in}; end end endmodule这里的overflow是用扩位拼接实现的在相加前把两个操作数各扩展一位最高位就是进位输出。注意{overflow, acc}这个连接符的位宽是 DW1 位扩展位放1b0相当于无符号数补零加宽适用于无符号累加。如果你做的是有符号累加就要改用$signed和符号扩展计算方法完全不同——这点实验报告里最好注明你的数据类型是有符号还是无符号。当累加器位宽超过 16 位、加法器进位链过长时组合路径延迟会成为时序瓶颈。常见做法是把累加拆成两级流水// 流水线累加器第一级求和第二级锁存 reg [DW-1:0] acc_next; wire [DW-1:0] sum_stage; assign sum_stage acc data_in; // 组合加法 always (posedge clk or negedge rst_n) begin if (!rst_n) begin acc_next {DW{1b0}}; acc {DW{1b0}}; end else if (valid) begin acc_next sum_stage; acc acc_next; end end两级流水插入了一个额外的寄存器acc_next加法器的输出先锁到中间寄存器下一拍才进入累加寄存器。这样最高频率能明显提升但输出滞后了一个时钟周期。如果你后面接的是滤波、均值计算这个滞后往往无所谓如果你是在闭环控制回路里做累加就要把多出来的这一拍延迟算进控制系统相位里。实验报告的“性能对比”部分写这个就有东西可写了。3.3 仿真激励只有波形能证明计数器在正确模值回零写实验报告的仿真部分至少要覆盖以下场景复位释放后初值为 0使能拉高后逐拍加 1计数到达MAX_VAL时下一拍回零且carry拉高一拍使能拉低时计数值保持复位拉低时任何状态下都立即清零。测试模块代码如下module tb_counter_mod(); reg clk; reg rst_n; reg en; wire [3:0] count; wire carry; counter_mod #( .N(4), .MAX_VAL(4d9) ) uut ( .clk(clk), .rst_n(rst_n), .en(en), .count(count), .carry(carry) ); initial begin clk 0; forever #5 clk ~clk; // 10ns周期 end initial begin rst_n 1b0; en 1b0; #12 rst_n 1b1; // 释放复位 #8 en 1b1; // 开始计数 #200 en 1b0; // 暂停计数 #30 en 1b1; #20 rst_n 1b0; // 测试异步复位 #10 rst_n 1b1; #50 $stop; end initial begin $monitor(time%0t count%d en%b carry%b, $time, count, en, carry); end endmodule激励时间参数是根据 10 ns 时钟周期设置的复位释放后先等 8 ns 避开时钟沿附近的不稳定区间再拉高使能计数 200 ns 足够让模10计数器走两轮能看到两次回零。如果用 Vivado 的 xsim 或 ModelSim 跑仿真看$monitor的打印结果就能直接验证回零逻辑不需要打开波形窗口。真要看波形时序观察点放在posedge clk前后各 1 ns看carry是否恰好在计数值为9、使能为高时出现并且下一拍count变成 0。提示仿真里#5 clk ~clk写的是半周期如果实际系统时钟是 100 MHz周期 10 ns这正好对应。换工程时记得同步改#5这个值否则仿真时钟和约束文件里的周期对不上上板后的行为和仿真会表现不一致。4. 实验板上的下载与板级调试波形、约束与按键消抖的坑4.1 从仿真到约束文件管脚分配与时钟树仿真通过不等于上板能跑最常见的原因就是没写约束文件。FPGA 工程里约束文件至少要声明三样东西时钟管脚的周期、复位和使能信号所在管脚、输出 LED 所在管脚。板级调试的第一步是用板载 50 MHz 或 100 MHz 晶振作为clk来源而不是用按键当时钟。如果开发板上只有按键和灯建议把按键当作en把晶振当作clk这样系统是同步的出问题容易定位。管脚分配语法各厂商不同以 Xilinx 为例set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] create_clock -period 10.000 -name sys_clk [get_ports clk] set_property PACKAGE_PIN V17 [get_ports rst_n] set_property PACKAGE_PIN L16 [get_ports en] set_property PACKAGE_PIN N15 [get_ports count[0]]分配管脚时务必对照开发板原理图不要只抄别人的写法——同样叫clk的管脚在不同板卡上位置可能完全不同接错轻则 LED 不亮重则把 FPGA 管脚驱动到不可靠电平。create_clock -period 10.000表示约束时钟周期为 10 ns对应 100 MHz。如果板载晶振是 50 MHz要把period改成20.000否则时序分析工具基于错误的周期做收敛检查报告的最高频率参考价值会失真。4.2 按键当计数时钟的三大坑抖动、亚稳态和最大手速很多实验要求按一次键计数器加 1于是直接把按键输出连到计数器的clk。这个做法在低速演示下能跑但它同时踩了三个坑。第一是按键机械抖动按下一次会在几十毫秒内产生多次高低电平跳变导致一次按下被计成多次。第二是亚稳态按键信号和时钟沿没有固定相位关系触发器采样到中间电平输出可能进入悬荡状态。第三是频率问题手速再快也就每秒钟按十几次计数器的计时上限被人类极限锁死没办法用来验证高速计数。正确做法是用按键产生一个key_pulse使能脉冲接在en上而不是clk上。按键消抖在实验里用计数延时法最稳妥// 按键消抖按下稳定后产生一个时钟周期的脉冲 reg [19:0] key_cnt; reg key_sync; reg key_pulse; always (posedge clk) begin if (key_in 1b1) key_cnt 20d0; else if (key_cnt 20d999_999) key_cnt key_cnt 1b1; end always (posedge clk) begin key_sync (key_cnt 20d999_999); key_pulse key_sync; end这个消抖思路按键为高未按下时计数清零按键为低且持续低电平计数器开始累加当计数值到达约 100 万个周期假设 50 MHz 时钟大约是 20 ms即消抖时间 20 ms时认为按键稳定按下产生一拍key_sync下一拍key_pulse拉高。key_pulse再接计数器模块的en就能实现按一次加一。消抖时间调长手指按下去会连续加多个数调太短则抖动过滤不干净20 ms 是工程经验值。注意上面的消抖代码里key_sync和key_pulse是两级寄存器本质上是一个双触发器同步器能消除大部分亚稳态传播。如果你还要把key_pulse送给另一个时钟域务必再加两级打拍不要在实验报告里省掉这一层。4.3 对照 51 单片机定时计数器硬件计数器与软件计数的分界在 51 单片机课程里“定时计数器”是指片内外设——T0、T1 工作是硬件计数溢出时置标志位。它的用法通常是设置工作模式寄存器TMOD给TH0、TL0装载初值然后启动TR0开始计数。这些寄存器操作的本质和 FPGA 里例化一个计数器模块是一样的硬件状态寄存器在时钟沿更新软件只需要配置参数和读取结果。但单片机场景和 FPGA 场景有一个关键分界51 单片机的定时计数器是 8 位或 16 位溢出频率取决于时钟分频和初值。比如 12 MHz 晶振、定时器 T0 工作在方式 116 位每计数一次花一个机器周期1 µs初值设为0x3CB0时溢出周期是 20 ms。而 FPGA 里你可以把计数器位宽做到 32 位甚至更宽用参数化模块做任意模值不需要像单片机那样反复重载初值。这就是为什么数字系统设计实验里强调“参数化设计”——上游改模值下游逻辑不用动。如果实验报告里有一段对比表格建议写这个维度51 单片机定时计数器FPGA/硬件计数器位宽8/16 位固定参数化任意宽度计数时钟机器周期分频任意输入时钟/事件脉冲模值修改改 TH/TL 初值改参数 MAX_VAL多路扩展2~3 路定时器复用模块例化即扩展调试方式寄存器读取 中断标志波形观察 ILA 逻辑分析仪这段对比放在报告里能证明模块是可复用 IP而不是为这一个实验写的死代码。4.4 用 ILA 逻辑分析仪观测实际波形模值边界的板级验证上板调试时只看 LED 跑得太慢需要把内部信号引出来。Vivado 的集成逻辑分析仪 ILA 是最直接的手段在综合前把count、carry、en加进 ILA 核的采样端口综合并下载后在硬件管理器里就能看到和仿真几乎一样的波形。ILA 采样深度和采样时钟要提前规划采样时钟直接选系统clk采样深度 1024 足够看模10计数器跑满 5 轮。按下按键使能在 ILA 波形窗口观察carry是否在计数值 9 时拉高、下一拍count回到 0。如果看到count中间出现不连续递增的值比如从 7 跳到 10那大概率是消抖还没过滤干净使能en在 20 ms 里被拉高了好几次。这种情况下优先调整消抖计数阈值而不是调计数器逻辑——计数器本身没有错错的是输入信号的质量。5. 把计数器与累加器放进真实场景车位计数和易拉罐计数线的参数选择5.1 停车场车位的加减计数从单通道脉冲到方向判别累加器停车场计数器的常见方案是入口和出口各装一个地磁或红外传感器每个脉冲代表一辆车经过。直接把入口脉冲接计数器加一、出口脉冲接另一个计数器减一要求两个通道必须严格交替。真实场景里出口脉冲可能连续来两下或入口和出口同时到达简单计数器会丢失逻辑。工程做法是把两个传感器脉冲先送进方向判别逻辑产生带方向的进入与离开事件再交给一个可加可减的累加器。FPGA 里的做法是让车位的当前值和进入事件、离开事件三者进入同一个同步状态// 双向车位累加器入口加一出口减一带上下限 module parking_acc #( parameter DW 16, parameter MAX_CAP 16d1000 )( input wire clk, input wire rst_n, input wire car_in, // 入口脉冲 input wire car_out, // 出口脉冲 output reg [DW-1:0] current, output wire full // 车位已满 ); assign full (current MAX_CAP); always (posedge clk or negedge rst_n) begin if (!rst_n) current {DW{1b0}}; else if (car_in car_out) begin // 双向同时来车保持当前值并上报冲突 current current; end else if (car_in (current MAX_CAP)) current current 1b1; else if (car_out (current 0)) current current - 1b1; else current current; end endmodule这里的关键是“入口和出口同时到达”的事件处理实验报告里通常不会写但真实系统里一定会遇到。代码选择保持当前值并向外汇报冲突而不是先加再减或随机决定这样错误不会累积到计数状态里。同时car_in和car_out作为独立脉冲输入在工程上必须经过同步和消抖处理否则停车场的电磁干扰会让计数器每半小时漂移一次。5.2 易拉罐计数线的脉冲频率与消抖窗口匹配易拉罐生产线上用光电传感器对通过的产品计数脉冲频率取决于产线速度。如果每分钟过 600 个罐脉冲频率是 10 Hz普通按键消抖 20 ms 够用。但如果产线提速到每分钟 6000 个100 Hz消抖延时必须降到 2 ms 以下否则两罐间隔 4 ms、消抖却要 10 ms计数会大量漏数。快速脉冲计数的参数调整逻辑是消抖计数阈值 系统时钟频率 × 允许的最大毛刺宽度。50 MHz 时钟要滤掉 2 ms 以上的毛刺阈值就是 100000。硬实时的产线场景里消抖和过滤往往拆成两级第一级用硬件同步器滤亚稳态第二级用极短的消抖窗口滤机械毛刺把脉冲宽度判定交给下一级状态机而不是一味加长消抖时间。和 PLC 场景对照S7-1200 的高速计数器通道本质上也是在硬件层面完成脉冲累加CPU 定时读取计数值三菱 PLC 里计数器 C 的用法也类似断电保持型计数器在掉电时保存当前值重新上电继续累加。FPGA 里要复刻这个行为只需要在复位逻辑里区分“上电总清”和“断电保护”的复位条件把计数值寄存器改成从非易失存储或外部 Flash 加载初值。工作量不大但验证时要把 Modulo 回零、方向判别、阈值饱和、断电恢复四个边界写成独立的测试用例逐个在仿真波形里标出检查点能把这四类用例写全实验报告才算真正覆盖了计数器和累加器的完整工作区间。本文还有配套的精品资源点击获取
