MLIR的Data Layout优化：NCHW vs NHWC vs CHWN一个让我熬夜三天的bug去年做AI加速器编译器的时候，遇到一个诡异的性能问题：同样的卷积网络，在x86上跑得好好的，搬到我们自研的NPU上，推理延迟直接翻了4倍。一开始怀疑是算子实现有问题，查了三天，最后发现罪魁祸首是——数据排布格式。那个NPU的硬件设计团队拍胸脯说“支持任意layout”，结果DMA引擎只对NHWC做了优化，而我的MLIR pipeline默认输出了NCHW。硬件在运行时不得不做了一次隐式的layout转换，这一转，把整个流水线的延迟打爆了。从那以后，我养成了一个习惯：在MLIR的layout优化阶段，必须搞清楚硬件到底“喜欢”什么格式。三种主流Layout的物理本质先别急着看代码，理解layout的物理意义比记住pass名字重要得多。NCHW：Batch、Channel、Height、Width。这是PyTorch和Caffe的默认格式，也是数学上最直观的表示——把每个通道的二维特征图连续存储。卷积核在通道维度做累加时，内存访问是连续的，对GPU的Tensor Core非常友好。NHWC：Batch、Height、Width、Channel。TensorFlow的默认格式，也是大多数CPU和移动端推理引擎的首选。为什么？因为CPU的SIMD指令（比如ARM NEON）喜欢在
