1. 项目概述从一颗LED认识FPGA开发全流程做FPGA开发的人都知道点亮一颗LED就是硬件圈里的Hello World。芯片、工具链、下载器、开发板整个链路里只要有一个环节没通灯就不会亮。所以当这颗灯真正被你点亮的瞬间其实已经意味着你完整跑通了代码→综合→布局布线→比特流→下载这条全流程。后面再学UART、SPI、MIPI、图像处理都不过是这条主路上延伸出来的分支。我这次用易灵思Efinix的Ti60F225芯片来演示。易灵思在国内FPGA圈子里热度这两年涨得很快主打的低功耗、小封装、高性价比配上Efinity IDE这套免费且容易上手的工具链让它在工业控制、视频接口转换、电机驱动这些场景里越来越常见。选择它做入门的好处有两点一是芯片和开发板门槛低二是Efinity的整体设计流程和Xilinx、Intel的主流程高度一致学会一套换平台也能快速迁移。这篇教程面向的读者是那种刚接触FPGA、对Verilog有一点概念但还没真正动手跑过项目的朋友全程我会把每个操作的意图和背后原因讲清楚尽量做到比说明书更细致。1.1 易灵思FPGA是什么适合什么人易灵思是一家做FPGA芯片的厂商和技术圈里更常听到的Xilinx、Altera走的是完全不同的底层路线。它的核心是Quantum架构在逻辑单元密度、功耗、封装尺寸上有自己的优势尤其适合对板卡面积和电池续航有要求的设备。Ti60属于Titanium系列内部逻辑单元大约6万级还集成了RAM、DSP等硬核资源做中小规模的图像处理、电机控制、多路传感器采集都够用。Ti60F225这个命名里Ti60是型号F225指的是225个球脚的BGA封装。初学者不一定需要马上搞懂架构细节但你至少要知道自己手上芯片的定位后面做工程选型时才不会选错。1.2 本项目的整体流程整个项目看起来只是让一颗LED亮起来实际拆开是这样的先画最小硬件电路确定限流电阻和管脚连接方式然后安装Efinity IDE新建一个工程并选中Ti60F225接着写一小段Verilog代码把某个管脚的电平拉高或拉低编译通过后做管脚约束告诉编译器这个端口对应芯片的哪个物理引脚最后综合、布局布线、生成比特流用下载器把它烧进FPGA。每个环节我都会单独讲清楚尤其是布局布线和综合的区别很多新手在这个阶段特别容易糊涂。2. 方案设计LED驱动电路与管脚选型FPGA点灯和单片机点灯在原理上没什么区别就是一个GPIO输出高或低电平去控制LED。但因为FPGA的管脚可配置性更强所以需要考虑的事情反而多一点IO标准、驱动能力、推挽输出还是开漏、管脚是否被其他功能占用都会影响结果。先把硬件思路理清楚软件才不会白忙活。2.1 LED驱动电路与限流电阻计算先说电路。最简单的接法有两种一种是从FPGA管脚出来经电阻接LED正极LED负极接地这叫高电平点亮另一种是LED正极接电源负极经电阻接到FPGA管脚管脚输出低电平时LED点亮这叫低电平点亮。两种都可以主要看你主控那边默认上电状态是什么。很多板上LED喜欢用低电平点亮因为FPGA上电复位期间管脚状态不确定高电平点亮的话LED可能会在上电瞬间闪一下有些场景里这属于危险的毛刺。限流电阻的算法人人都能算单片机或者FPGA的IO输出3.3V红色LED正向压降大约1.8到2.0V取2.0V如果想让工作电流5mA那电阻R(3.3−2.0)/0.005260Ω。实际没有260Ω这个标称值取就近的330Ω实际电流大概4mA完全足够让LED正常发光。蓝色或白色LED压降高一些大约3.0到3.2V同样的3.3V电源下压差很小330Ω可能只能给出不到1mA电流亮度就不够这种情况建议用470Ω以下或者干脆换驱动方式。做实验时别一上来就贪亮LED电流控制在2到10mA之间就行有些开发板的LED甚至串了1kΩ电阻照样能看清状态。2.2 管脚选型与板级设计要点选哪个FPGA管脚来点灯看起来随意实际有几个讲究。第一避开专用管脚。像时钟专用脚CLK输入、配置脚JTAG、SPI Flash相关、部分有复用功能的PLL输入脚这些要么不能当普通IO用要么会在配置期间有特殊行为新手硬要用容易踩坑。第二注意差分对。FPGA里很多IO是成对出现的差分引脚如果你只用了其中一根当普通单端IO也可以但另一根必须保持空闲或正确配置否则会有电气问题。第三确认IO电压。Ti60F225这类BGA封装的芯片IO往往分了多个bank每个bank的VCCIO可能不同比如某个bank是2.5V你拿它驱动3.3V的LED电路就不合适。我在实际项目中习惯先把板子原理图里所有FPGA管脚整理成Excel标明bank、电压域、特殊功能然后再决定每个信号用哪个脚。点灯这种小设计不用这么严谨但你至少要养成先查引脚表、再写约束的习惯不要凭感觉编号。Efinity的Pin Planner里能看到芯片封装图和bank分布比盯着数据手册舒服得多。2.3 时钟与复位规划点一颗静态的LED确实不需要时钟但哪怕第一章我也强烈建议把工程按照有时钟、有复位的标准结构来搭。原因很简单你迟早要写计数器、状态机迟早要用到时钟。现在就把clk和rst_n这两个端口预留出来后面做闪烁、呼吸灯、串口接收全都顺手。开发板上一般会有一颗50MHz或25MHz的晶振找一下原理图确认晶振接到哪个管脚这个脚就是你的时钟输入。复位我习惯用低电平有效按键输出经过消抖电路再进来但是在学习阶段直接接一个上电复位也行甚至不用按键复位信号可以先悬空或常高让计数器自己跑就行。3. 开发环境搭建与工程创建易灵思的开发环境叫Efinity IDE主流的Vivado和Quartus那套流程它都有工程管理、代码编辑器、综合、仿真、布局布线、管脚约束、下载器一应俱全。最关键的是它对个人用户免费注册个账号就能下载这一点对学习来说很友好不用到处找盗版或者申请大学授权。3.1 Efinity IDE的安装与许可配置去易灵思官网注册账号在下载页面找到Efinity IDE按操作系统选Windows或Linux版本。安装过程没什么特殊陷阱一路Next即可。装完第一次启动会要求登录你的账号来激活许可网络连接正常的话几分钟就好。这里有个小提醒Efinity支持Windows和Linux但大版本更新比较频繁新版工程文件未必能直接兼容旧版如果你用的是公司或学校的老工程最好确认一下版本信息再升级。另外工程路径和用户名尽量不要出现中文和空格有些FPGA工具链对路径里的特殊字符处理得并不好Efinity也不例外老老实实用英文路径能省掉一堆莫名其妙的报错。3.2 创建工程时的三个关键设置新建工程时有四件事一定要填对。第一工程名字用英文比如led_test别叫点灯实验。第二芯片型号选Ti60F225封装和速度等级都要和你的板子一致选错会导致引脚匹配失败。第三选择顶层文件类型Verilog或SystemVerilog按你习惯来。第四RTL源文件可以后面再加但工程创建时也可以提前建好不影响后续操作。创建完成后IDE会生成一个工程文件和一些目录结构其中sources目录放你的HDL代码constraints目录放管脚约束outputs目录放综合布线产物这个结构记得保持后面熟悉了就会发现它和Vivado的习惯非常相似。我还建议从一开始就把仿真环境准备好。Efinity内置了对ModelSim、Questa以及自带仿真器的支持模型仿真虽然不在这次点灯的必要流程里但后面调试时极其关键。新手可以先跳过等做到UART、SPI这类通信接口时就会发现为什么板上信号不对这类问题如果事先跑过仿真排查时间能缩短一半以上。4. RTL设计点亮一颗LED的Verilog代码写代码是整个项目里最不紧张的部分因为这段代码真的非常短。但越短的代码越能说明问题怎么结构化地组织一个模块、端口怎么定义、时序怎么考虑、约束怎么对应到物理引脚这些习惯是从第一个模块就开始养成的。4.1 最基本的点灯代码第一种写法就是让FPGA一上电就持续输出高电平。代码如下module led_test ( input wire clk, input wire rst_n, output wire led ); assign led 1b1; endmodule这段代码的逻辑就是把led这个输出端口永远拉高。如果你的电路是高电平点亮下载进去之后LED就会常亮如果是低电平点亮就把1b1改成1b0。有人会觉得这个代码实在太简单了简单到怀疑自己是不是漏了什么。实际上FPGA里这种组合逻辑赋值是很常见的最小单元编译、布局布线、下载每一个环节都要走完所以它完全值回票价。4.2 加一个计数器让LED按照你的节奏闪烁静态点亮只能验证工具链通不通想真正理解FPGA的时序得让LED动起来。最常见的做法是配一个计数器每计到某个值就翻转一次LED。下面是50MHz时钟下让LED以大约1Hz频率闪烁的代码module led_test ( input wire clk, // 50MHz 板载时钟 input wire rst_n, // 低电平有效的复位 output reg led ); reg [24:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 25d0; led 1b0; end else if (cnt 25d24_999_999) begin cnt 25d0; led ~led; end else begin cnt cnt 1b1; end end endmodule这段代码里需要注意的细节不少。cnt是25位宽的计数器因为0到24_999_999刚好2500万个时钟周期在50MHz下正好是0.5秒每0.5秒翻转一次LED合起来就是1Hz闪烁。为什么用25位而不是32位因为这个计数范围25位够用多留位宽纯属浪费寄存器资源。LED翻转用了led ~led也就是把当前值取反这个写法在时序逻辑里非常经典相当于一个异步复位下的分频思想。还有一点新手容易忽略reg类型的led只能在always块里赋值不能在always外面再用assign赋值否则会报重复驱动错误。而cnt和led的赋值全部用了非阻塞赋值在时序逻辑里这是必须的换成会导致行为完全错乱。简单记住一句话always块里描述时序逻辑一律用非阻塞赋值这能避免90%的仿真竞态问题。4.3 管脚约束把代码连接到真实世界代码写完了如果没有约束文件编译器根本不知道led这个端口对应芯片的哪个引脚。易灵思的约束文件是以.fdc结尾的文本文件Efinity里也提供了图形化的Pin Planner工具。我在实际项目里几乎都是先在Pin Planner里拖拽看看封装图的分布再回去微调fdc文件这样最直观。在Efinity的Pin Planner里你会看到芯片的BGA封装俯视图每个小球就是一个物理焊盘。在左侧信号列表里选中led在右侧封装图里点对应的球就完成了一个管脚分配。时钟管脚clk同样操作。分配完之后IDE会生成类似下面的约束内容set_property -name LOC -value {PIN_A11} -port {led} set_property -name IO_TYPE -value {LVCMOS33} -port {led} set_property -name DRIVE_STRENGTH -value {4mA} -port {led}这里要注意LOC是位置IO_TYPE是电平标准DRIVE_STRENGTH是驱动强度。IO_TYPE必须和硬件电路对应3.3V的LED电路就用LVCMOS33如果错用2.5V标准输出电平达不到3.3VLED亮度会明显偏低。驱动强度可以选4mA或8mA点灯用4mA就够驱动能力越强、噪声越大别动不动就选最大档。5. 从综合到下载的完整实操代码和约束都就绪之后下一步就是让工具链运转起来。Efinity和所有主流FPGA工具一样流程可以分成综合和布局布线两大阶段中间还会穿插时序分析和功耗分析。很多新手分不清这两个概念我在这里多讲几句。5.1 综合与布局布线究竟在干什么综合Synthesis负责把你写的Verilog翻译成门级网表。举个例子你写的assign led 1b1;或者cnt cnt 1b1;经过综合后会变成查找表、触发器、加法器、多路选择器等基本单元的组合。这个阶段得到的电路还是逻辑上正确的抽象电路和具体的物理位置、连线延迟没有关系。布局布线Place Route简称PR负责把网表里的每个逻辑单元放到芯片里的实际位置布局并连接金属走线布线。这是FPGA里最耗时、也是最能体现工具水平的阶段。同样一段代码布局布线的好与坏会直接影响最高能跑到多高的时钟频率。点灯这种低速设计工具默认的设置就能轻松通过时序收敛你甚至不需要打开时序报告。但如果你未来写出一个200MHz的DDR控制器布局布线的质量就决定生死了。Efinity IDE里综合和布局布线的操作都集中在流程面板上点一下Run Synthesis等左下角进度条走完再看有没有报错。全部通过后继续点Run Place Route。这两个阶段跑完之后你会看到资源占用报告和时序报告比如LE数量、布线成功率、Fmax估算值。第一次看到这些数字别紧张能正常走完流程就说明设计没有问题。5.2 生成比特流并下载到开发板布局布线完成之后IDE会生成比特流文件也就是对FPGA进行配置的二进制数据。在Efinity里这一步通常在PR完成后自动生成你也可以手动执行Generate Bitstream。下载之前先把开发板和电脑用USB线连好确认板子的JTAG跳线在正确位置。打开IDE里的Programmer工具它会自动扫描JTAG链路上的设备。如果顺利你会看到Ti60F225这颗芯片被识别出来。然后加载刚才生成的比特流文件点击Program进度条跑完开发板上的LED就会按你的设计亮起来或者开始闪烁。整个下载过程大概几秒钟。下载完成后FPGA内部电路就被这个比特流配置覆盖了LED的表现完全由你的代码决定。这里有个和单片机不同的概念FPGA是SRAM工艺断电后配置就丢了重新上电会回到空白状态。如果把LED接到了高有效电路上断电前你看到的是闪烁重新上电没配置的话管脚高阻悬空LED自然就灭了。要想上电自动运行需要把比特流固化到板载SPI Flash里这是第四章以后的内容第一章只要理解JTAG在线下载就够了。5.3 验证一句眼见为实的硬件反馈下载成功那一刻LED亮了或者开始闪你的第一个FPGA设计就正式跑通了。验证环节还有一个容易忽略的动作重新复位一下板子或者把USB线拔掉再插观察LED状态变化。这样做能帮你区分程序本身工作和下载器工作两个概念。如果你发现自己复位后LED仍旧保持下载时的表现说明程序确实在跑如果复位后灯灭了那可能是配置丢失或复位逻辑有问题值得回查。6. 常见问题与排查技巧实录点灯这个项目虽然简单但新手在这里卡壳的情况太多了。我把自己带人时常遇到的问题整理成一张速查表按出现频率排序方便你对照排查。现象可能原因排查思路编译报错提示语法错误模块名与文件名不一致、缺分号、中文标点先看报错行号和文件大概率是手误中文输入法下最容易漏掉分号约束文件报错端口找不到顶层端口名和约束文件里的端口名不一致检查顶层module的端口列表确认拼写完全一致注意大小写下载器识别不到芯片USB驱动没装、线材是纯充电线、板子没上电换数据线、重装驱动、检查JTAG跳线在设备管理器里看枚举状态下载成功但LED不亮电平极性搞反、管脚约束错、代码复位逻辑没调好先试静态常亮代码用万用表量FPGA管脚电压确认约束引脚是否正确LED常亮但代码写的是闪烁时钟没进、计数器没跑起来用示波器或逻辑分析仪看clk管脚有没有波形确认晶振是否起振管脚电压只有1.6V左右IO标准选错用了2.5V或1.8V标准检查约束里的IO_TYPE3.3V电路必须用LVCMOS336.1 编译阶段的低级错误恕我直言编译报错的九成原因都是小问题。最常见的是中文输入法没切回来把分号写成了全角其次是模块名和工程顶层模块名不一致还有人对Verilog语法不熟把input、output写错位置。这类问题别急着问人先自己盯着报错信息看两分钟控件台里会精确指出第几行第几列把光标移过去基本一眼就能看出问题。我见过太多学员一看到红字就截图提问其实报错信息已经把答案写在脸上了。6.2 下载失败的三个排查方向下载器识别不到芯片是点灯阶段最打击士气的问题。按顺序查三处第一查USB线很多Type-C线只能充电不能传数据换一根手机原装数据线往往就好了第二查驱动Efinity安装时配套的FTDI USB驱动如果没生效去设备管理器里看有没有带感叹号的设备手动装一次驱动第三查上电顺序有些开发板必须先用外部电源供电再插USB下载线顺序反了JTAG链路起不来。这三处都查完仍然识别不到那就把板子断电重启再不行考虑换一台电脑试有些电脑的USB口供电不足也会造成JTAG不稳定。6.3 LED不亮时先别怀疑代码下载成功但灯不亮很多新手第一反应是改代码其实大多数时候问题在硬件连接。我自己的排查顺序是先看万用表测量FPGA管脚电压。如果是高电平点亮电路管脚应该有3.3V如果是低电平点亮管脚应该接近0V。电压对了灯不亮那就是板子上LED电路的问题比如电阻虚焊、LED极性接反、灯珠本身损坏。电压不对才回头检查约束文件和IO标准。总之把范围先缩小到软件给不给得到电平和硬件接不接得通这两件事上层次清晰问题就好查了。7. 后续扩展从点灯到真正的项目一颗LED点亮之后你手上已经握住了FPGA开发最核心的链路。接下来想往上走有几个非常自然的扩展方向难度梯度也刚好合适。第一个方向是让LED有更多表现。比如把固定分频改成可调节的呼吸灯用PWM控制占空比让LED亮度梯度变化。这里面涉及PWM计数器和比较器的组合是理解数字电路占空比概念的好教材。第二个方向是按键控制。加一个按键输入按一下LED状态翻转这里要处理的按键消抖、边沿检测几乎是所有输入类接口的标配思路。第三个方向是做串口通信这也是我推荐的下一步重点用FPGA实现UART发送和接收。虽然点灯只用到了输出但UART要用到输入、分频、状态机一下子就把你从点亮推到通信的层次。当你写出波特率分频器再用逻辑分析仪看到一个个波形那种感觉和点灯完全不一样。根据我个人带项目的经验点灯这一章最重要的不是代码本身而是帮你建立三个习惯第一动手前先把硬件电路弄清楚搞清楚电平极性和IO口位置第二每次编译报错先自己读错误信息别急着搜索第三好的工程习惯从第一天就养成文件命名、约束管理、仿真验证一个都不能含糊。后续所有复杂项目都是在这套基本盘上不断加码。希望你把这块开发板上的第一颗LED亮起来之后把这种感觉记住它就是你在FPGA这条路上走下去的最初动力。
