做模拟版图或者数字后端的人应该都经历过这种时刻LVS干净得不能再干净DRC也没有问题版图导出来之后满怀信心跑了后仿结果delay比前仿慢一大截甚至波形上还多出莫名其妙的小台阶。查了半天问题往往不在你的电路而在那个平时看都不看一眼的Calibre xRC提取出来的SPICE PEX文件里。PEX文件不是简单丢给仿真器读一下就完事它是版图寄生参数的完整档案记录着每一条金属线、每一块扩散区、每一段多晶硅带来的电阻和电容。这篇文章我就用反相器这个最典型的电路做载体展开讲讲怎么解读SPICE PEX文件以及做寄生参数分析时那些文档里翻不到、实战里却特别管用的经验。1. 反相器面前那堆看不见的元件寄生参数从哪里冒出来1.1 理想反相器和真实版图之间的差距一个反相器在原理上简单到不能再简单PMOS和NMOS的栅极接在一起做输入漏极接在一起做输出PMOS源接VDDNMOS源接VSS。但在版图里这层简单立刻被打破。你必须在硅片上画出有源区、多晶硅、接触孔、金属层每一层图形都有面积、有周长、有厚度还会和上下左右相邻的图形面对面。这些几何实体在电气上就表现为额外的电容和电阻也就是寄生参数。Calibre xRC做的事就是从这些版图几何关系中把物理上真实存在的寄生元件还原到电路网表里。很多工程师第一次打开PEX网表时会被满屏的R和C吓到觉得这不是自己设计的电路。其实只要搞清楚这些R和C各自对应版图的哪一段再反推它们对反相器工作状态的影响整个网表就会变得非常清晰。1.2 反相器寄生参数的三个主要来源第一类是栅极相关寄生。栅氧电容属于本征部分但栅极多晶硅本身有电阻栅极边缘与源漏之间还存在交叠电容。反相器输入走线越长、多晶硅栅做得越窄栅极串联电阻就越大。这个电阻平时容易被忽略但在高速翻转时它会让栅极电压的建立速度变慢直接拖慢整个反相器的反应时间。第二类是源漏扩散区寄生。源漏注入区和衬底之间会形成pn结反偏情况下存在耗尽层电容电容大小与扩散区面积和周长成正比而且会随偏压变化。扩散区自身也有电阻先进工艺下源漏电阻对驱动能力的影响已经非常明显这也是为什么FinFET时代大家格外关注源漏寄生。第三类是互连寄生。金属走线的电阻、线间电容、层间电容包括过孔和通孔的电阻全部算在这里面。反相器输出走线一旦拉长这部分寄生甚至会超过器件本征寄生成为决定延迟的主导因素。拿生活里的自来水管做类比水从主管道流到用户家里管道本身有沿程损耗这就是电阻两根水管挨得太近一根漏水会渗到另一根这就是耦合电容。版图设计其实就是在大楼里布水管布得越合理损耗和渗漏越小。1.3 对反相器速度影响最大的几个寄生点反相器的传播延迟可以近似为一阶RC延迟所以寄生参数里真正需要重点盯住的是这几个位置输出节点总电容。包括NMOS和PMOS的漏极结电容、输出金属线上的寄生电容还有下一级电路的栅电容。这个电容直接参与充放电决定上升沿和下降沿的斜率。输入和输出之间的跨接电容Cgd。这个电容虽然数值不一定最大但因为Miller效应会被等效放大很多倍是反相器寄生分析里最容易看走眼的一项后面我会专门展开。栅极串联电阻。它让输入端形成额外的RC充电回路尤其多finger栅极结构里离金属接入点较远的finger会明显变慢。理解这些再去看PEX文件里的R和C你心里就有了一张地图哪些是主要的哪些可以暂时忽略不会一头扎进细节里出不来。2. 跑PEX之前先把Calibre xRC的提取逻辑理顺2.1 xRC和LVS的关系不是独立的两步不少人把LVS和PEX当成两个完全独立的步骤先跑LVS过不过再说然后匆匆打开PEX。这个习惯非常危险。Calibre xRC的寄生提取是建立在LVS结果之上的它先用LVS识别出版图里的晶体管、二极管、电阻等器件和完整的连接关系再把这些连接关系作为骨架在几何上叠加寄生参数最后生成一个带反标的新网表。也就是说LVS要是不干净PEX出来的网表就可能在错误骨架上面长寄生。有人做过实验LVS里一个source/drain接错的晶体管PEX之后寄生挂到了旁边节点上后仿波形看起来居然也能跑但延迟偏了30%以上查了半天才追到源头。所以我跑PEX的第一条铁律是LVS必须clean再想PEX的事。如果LVS改过版图重新跑通LVS之后再去碰PEX不要省这一步省下的时间会在后仿调试阶段加倍还回去。2.2 提取模式C-only、R-only、RC别乱选Calibre xRC支持不同粒度的提取实际工程中最常见的是C-only和RC。C-only只提取寄生电容速度快网表规模小适合早期快速评估电容负载对延迟的影响。R-only只提取寄生电阻单独用的情况不多一般是配合专项分析。RC把电阻和电容完整提取出来是Signoff后仿真和时序分析的标准配置。很多人后仿延迟对不上回头一看发现用的是C-only档位。这个档位把所有电阻信息全丢掉了高阻多晶硅栅、长金属线的IR drop完全看不见。在成熟工艺里可能影响不大但到了0.13um以下互连电阻对延迟的贡献越来越明显C-only的结果会明显偏乐观。我的建议是评估阶段用C-only没问题但正式后仿和Signoff一律用RC并且保留提取日志方便回溯。2.3 规则文件里决定输出内容的关键配置Calibre xRC的提取行为由xRC rule deck控制不同PDK给的规则文件差异很大但有几个关键项是共通的认识它们能让你少踩很多坑。配置项作用经验建议EXTRACTION TYPE选择RC、C-only或R-onlySignoff用RCNETLIST FORMAT输出SPICE、DSPF、SPEF等格式原理图后仿用SPICE最方便NETLIST STYLE层级还是扁平子电路还是展开小模块用子电路大模块按层次CAPACITANCE THRESHOLD小于阈值的电容直接过滤掉阈值越大网表越小但会丢精度RESISTANCE THRESHOLD小于阈值的电阻直接过滤掉同上COUPLING CAPACITANCE是否提取耦合电容串扰和可靠性分析必须开规则文件里大概会长这样字段名不同PDK会有差异但逻辑都是相通的* xRC deck 关键片段示意以实际PDK为准 PEX EXTRACTION TYPE: RC PEX NETLIST FORMAT: SPICE PEX NETLIST FILE: ./pex/inv_pex.sp CAPACITANCE THRESHOLD: 0.001fF RESISTANCE THRESHOLD: 0.05ohm COUPLING CAPACITANCE: ON如果你打开网表之后发现所有耦合电容都消失了第一反应应该是去查COUPLING CAPACITANCE有没有被关掉或者阈值是不是设得太大而不是怀疑没提取到。2.4 从GDS到SPICE网表的完整运行流程一个典型的PEX运行流程大概是这样的确认LVS clean顶层cell名和pin定义正确。建立独立运行目录把GDS/OASIS、xRC deck、LVS相关文件都整理好。我习惯把每次PEX的中间产物留在独立目录里这样后面排查问题能少浪费很多时间。在Calibre Interactive里选择PEX模式指定xRC rule deck填好输入版图和输出网表路径。运行提取。命令行方式大概是这样具体参数以PDK文档为准calibre -xrc -hier -turbo 8 xrc_deck打开输出网表先看文件头确认提取模式、单元名、工艺、时间信息。把PEX网表拿到HSPICE或Spectre里替换原始反相器模型做后仿。第5步经常被跳过但我建议永远不要省。文件头是网表最重要的身份信息尤其是当你手上有好几版提取结果时看文件头能立刻定位到用的是哪个deck、哪个时间点提取的。3. 反相器SPICE PEX网表一行一行看懂它3.1 网表整体结构文件头、子电路、寄生元件PEX网表不是天书它的组织方式相当固定。先是文件头然后是每个cell对应的子电路定义子电路内部并列放着被识别出的主器件和提取出的寄生元件。一个反相器的典型PEX输出大概长这样我用简化节点名方便叙述* Calibre xRC PEX Netlist: INV * Extraction Type: RC * Cell Name: INV .SUBCKT INV IN OUT VDD VSS * 主器件LVS识别出的晶体管 MP0 OUT IN VDD VDD pch L130n W1u M1 MN0 OUT IN VSS VSS nch L130n W540n M1 * 栅极多晶硅电阻 R_GATE_IN1 IN N_G1 12.8 R_GATE_IN2 N_G1 N_G2 9.5 R_GATE_IN3 N_G2 N_G3 7.1 * 源漏扩散区电阻 R_D_P1 OUT N_D_P 8.3 R_S_P1 VDD N_S_P 3.9 R_D_N1 OUT N_D_N 6.7 R_S_N1 VSS N_S_N 4.2 * 输出金属线电阻 R_OUT_M1 N_D_P N_OUT1 15.6 R_OUT_M2 N_OUT1 N_OUT2 10.2 * 到地电容 C_IN1 0 0.62f C_G1 0 0.18f C_OUT1 0 2.31f C_OUT2 0 1.12f C_VDD1 0 0.84f * 耦合电容 CC_OUT2 VDD 0.45f CC_G3 OUT 0.28f .ENDS INV先说明一点不同PDK输出的节点命名规则、器件前后缀差别很大这里用N_开头只是为了让阅读方法更通用。拿到真实网表后不要看到命名不一样就慌要素完全一样。3.2 主器件那两行晶体管声明怎么看MP0和MN0这两行是LVS识别出的真实晶体管。注意看这几点端子顺序。上面写的是D G S B也就是漏极、栅极、源极、衬底这是最常见的一种顺序但有的PDK会用G D S B或者源漏交换。在把PEX网表当原理图理解之前先确认端子顺序否则很容易把源漏搞反。W和L代表了版图上的物理尺寸不是原理图里的symbol尺寸。如果反相器做了多finger结构你看到的W可能指单个finger宽度M2表示两个finger并联也有PDK直接写出总W。这个差异直接影响你对驱动能力的判断最好翻一下PDK说明。B端也就是衬底连接。PMOS的B接VDDNMOS的B接VSS这是常规连接。如果看到衬底接了一个奇怪的节点名说明版图里的guard ring或者衬底连接有特殊处理后仿时要留意它会不会带来衬底噪声路径。3.3 寄生电阻R连线与扩散区的数字孪生网表里R_开头的元件表示某一段导电图形的等效电阻。注意这些电阻被插在哪里它们的位置决定了它们影响哪个时间常数。R_GATE_IN1到R_GATE_IN3是栅极多晶硅的分段电阻。多晶硅栅不是理想导体尤其栅极比较长或者中间没有金属跳线的时候从金属接入点到远离接入点的位置会有明显的电压建立延迟。提取器会把这段多晶硅拆成几段电阻模拟这种分布式RC效应。R_D_P1、R_S_P1、R_D_N1、R_S_N1是源漏扩散区的电阻。PMOS漏端到内部节点N_D_P有一截扩散区就有8.3欧姆的电阻NMOS漏端到N_D_N有6.7欧姆。这个数值看起来不大但在反相器驱动大负载时它和输出电容构成的RC时间常数不可忽略。R_OUT_M1和R_OUT_M2是输出金属走线的分段电阻。输出线上如果有一段很长的M1提取器不会简单给你一个总电阻而是会分成几段中间节点N_OUT1、N_OUT2其实对应版图上的物理位置。这样分段的意义在于金属线长到一定程度时它自身的RC分布会影响信号传播不能简单当成集总参数。看寄生电阻时我习惯把一串串在同一个路径上的电阻加一下得到这个路径的总串联电阻。比如输入路径总电阻R_gate_total 12.89.57.1算出来大约29.4欧姆这个值才是最终影响前端驱动能力的等效电阻。3.4 寄生电容C与耦合电容节点之间的意外握手网表里C_开头的元件典型写法是Cxxx 节点 0 容值表示该节点对地或者说对衬底的电容。这个电容的来源可能是pn结耗尽层电容也可能是金属线对地平面、对衬底的寄生电容。CC_开头的写法在真实网表里不一定存在很多PDK会用C开头统一表示区别只是两个节点都不是0。为了教学方便这里用CC区分它们本质还是SPICE里的普通电容只是横跨在两个信号节点之间代表耦合电容。解读电容时我建议优先看三个位置输入节点IN附近的C和CC。这决定了前一级反相器看到的负载有多大直接影响前级的下降时间和上升时间。输出节点OUT附近的C和CC。这决定了本级反相器翻转时到底要充放电多少电荷。OUT耦合回IN的CC。这就是前面说的Miller电容下面第4节专门讲。3.5 网表和版图是对照着看的PEX网表里每个寄生元件几乎都能在版图编辑器里高亮出来。第一次读PEX网表时我强烈建议你打开版图随便点一个R元件看它在版图上高亮的是哪一段图形再看一个C元件看它对应的是哪两块相邻图层。对照几次之后你再看网表就不会觉得它是抽象数据了而是能想象出版图的物理样子。这一步是真正读透PEX文件的捷径。4. 从PEX网表反推反相器性能寄生参数分析的几个实战抓手4.1 先抓大头输出节点总电容怎么算反相器速度主要由输出节点充放电决定。从PEX网表估算输出节点总电容时不能只把直接挂在OUT上的C加一遍还要把连在内部节点N_D_P、N_D_N、N_OUT1、N_OUT2上的电容都算进来。因为这段路径上的金属电阻通常不大仿真时这些内部节点会在极短时间内近似等电位对外表现出来的效果相当于多个电容并联。手动估算流程就是把所有直连OUT或者通过小电阻连到OUT的节点的到地电容全部相加得到本级的输出寄生电容C_int再叠加上后一级的输入电容C_load。然后用一阶延迟公式估算td ≈ 0.69 × R_eq × (C_int C_load)R_eq是反相器的等效导通电阻可以用VDD除以饱和电流近似更准确的做法是直接看I-V曲线取平均。这个公式算出来的延迟如果和后仿结果差在20%以内说明你对寄生构成的理解是合理的如果算出来只有后仿的一半大概率还有大头电容漏算了回头继续翻网表。4.2 别小看CgdMiller效应把数值放大这是PEX分析里最容易忽视的一点我单独拿出来说。反相器的输入和输出之间存在跨接电容在网表里表现为连接在IN侧节点和OUT侧节点之间的CC电容。这个电容在工作时会被电压增益调制等效到输入端的电容是原值的1|Av|倍。为什么反相器特别敏感因为单级反相器的电压增益轻轻松松就有十几倍甚至几十倍。假设PEX里Cgd只有0.3fF输入看到的等效电容可能变成5到10fF这个量级已经可以和本征栅电容的一部分相比了。所以看PEX网表时不要只盯着数值大的电容看那些数值看着不起眼、恰好横跨在输入端和输出端之间的小电容反而可能是延迟变慢的元凶。版图层面也有对应关系想要减小这个Miller电容就要在布局时尽量减小输入线和输出线之间的重叠与相邻长度。如果关键路径上的反相器输入输出线被迫平行走了一段后仿延迟上会有非常明显的体现。4.3 用一个小脚本汇总寄生5分钟定位瓶颈反相器单元小肉眼翻网表还能应付。但遇到反相器阵列、时钟缓冲器链、多级驱动buffer的时候网表动辄几千行人工统计就不现实了。我一般用Python快速汇总各节点的对地电容思路很简单import re cap_to_ground {} for line in open(inv_pex.sp): tokens line.split() if len(tokens) 4: continue # 跳过耦合电容这里只统计到地电容耦合电容需要单独处理 if tokens[0].startswith(C) and not tokens[0].startswith(CC): node, val tokens[1], tokens[2] # 注意实际网表单位可能是fF也可能是F要根据文件头统一 cap_to_ground[node] cap_to_ground.get(node, 0.0) float(val) for node, c in sorted(cap_to_ground.items(), keylambda x: -x[1]): print(f{node}: {c*1e15:.3f} fF)这段代码非常粗糙真实网表里需要根据节点命名规则和单位做适配但思路是通用的把所有连接到同一个节点的电容汇聚按大小排序排在最前面的几个节点就是寄生大头。耦合电容的处理比到地电容麻烦因为它横跨两个节点不能简单归属到某一边。一个保守做法是把耦合电容加到它所连接的两个节点中变化幅度较小的那个节点上但最准确的方式还是直接在后仿结果里观察它造成的波形影响毕竟耦合电容在反相器翻转过程中的串扰效果和具体信号跳变方向强相关。4.4 前后仿真对照先判断结果合理不合理跑完PEX后仿先别急着改版图先问自己一个问题这个结果合理吗反相器驱动一个小负载时前后仿延迟增加20%到50%都很正常因为寄生电容增加了输出节点的负载寄生电阻增加了充电路径的时间常数。如果后仿比前仿快那基本可以断定寄生没有真正生效赶紧回去查PEX网表有没有被正确include或者提取阈值是不是大到把所有寄生都过滤掉了。如果后仿延迟增加了几倍也不要慌顺着网表一层层查先看文件头确认是RC还是C-only再看主器件W/L有没有被错误反标最后统计各节点电容对比手工估算值找出异常增大的节点。5. 后仿真阶段最让人挠头的PEX问题与排查经验5.1 LVS没过就急着跑PEX错误网表的开端这个问题我在第2节提过一次但因为它太常见值得放在排查经验里再强调。有些工具流程里LVS报了一堆minor warning很多人觉得反正不影响器件识别直接就跑PEX。结果PEX识别出的晶体管数量是对的但有个别晶体管的源漏接反或者某个连线关系没完全建立寄生就挂到了错误的位置上。这种错误在后仿波形上不一定立刻暴露有时候只是延迟偏大、波形斜率不对很容易让人误判成版图寄生太严重。我现在给自己定的规矩是LVS没过就绝对不启动PEX。哪怕只是暂时排查问题也要用干净的状态去提取。5.2 子电路替换后找不到输出波形端口顺序是重灾区后仿最常见的问题是include了PEX网表之后原来的输出节点上采集不到信号。原因往往很简单PEX网表内部的节点名和测试平台里写的节点名对不上尤其在扁平提取时Calibre会生成一堆N_开头的内部节点真正的输出信号在子电路的pin上。解决办法是核对子电路调用行的端口顺序。比如PEX网表定义是.SUBCKT INV IN OUT VDD VSS后仿激励里就必须写成XINV in out vdd vss INV一个完整的反相器后仿激励文件大概是这样的.include ./pex/inv_pex.sp .include ./models/tt_models.sp VDD vdd 0 1.2 VSS vss 0 0 VIN in 0 PULSE(0 1.2 0 20p 20p 1n 2n) XINV in out vdd vss INV CLOAD out 0 10fF .TRAN 1p 3n .OPTION POST .PROBE V(in) V(out) .END端口顺序只要错一个位置仿真器不一定报错因为它只是把信号接到了另一个pin上但不报错恰恰最坑人。所以每次替换PEX网表后第一波先看子电路调用行的端口和网表头部定义是否一一对应不要上来就深究波形。5.3 提取档位混用C-only和RC不是一回事我见过一个案例一个数字模块在预研阶段一直用C-only提取网表做快速评估大家觉得后仿和前仿差距不大心里很有底。到了Signoff阶段换到RC突然发现关键路径延迟比之前多了40%。整个团队排查了很久最后发现就是提取档位不一致导致的。为什么差距这么大因为C-only把所有电阻都省掉了。反相器驱动管本身的导通电阻还在但栅极多晶硅电阻、扩散区电阻、金属互连电阻全部消失了。低功耗设计里驱动管尺寸本身就小等效导通电阻高这时候互连电阻的占比会明显上升丢掉它们等于丢掉了一块不该丢的延迟。所以我的习惯是评估阶段可以用C-only追求速度但正式后仿、时序Signoff、串扰分析一律用RC并且每次跑完都保留日志把提取档位、日期、文件版本写清楚。5.4 阈值和单位藏在文件头里的小字最后讲两个最不起眼、却最容易翻车的地方。第一是阈值。CAPACITANCE THRESHOLD如果设成1fF网表确实会很干净但0.5fF的耦合电容会全部消失。在普通的反相器级联里这些小电容可能影响不大但在做高精度开关电容电路、SAR ADC或者需要精确匹配的场合这些小到可以忽略的电容恰恰是关键。网表文件大小和精度永远是矛盾的不要为了好看牺牲精度。第二是单位。SPICE里数值默认用国际单位容值默认是法F电阻默认是欧姆Ohm。但有些PDK在输出网表时会使用fF、pF这类显式单位还有些会把数值后缀写成n、p、u、m容易看混。比如1n和1p差了1000倍波形快慢直接差出两个数量级。拿到网表先看文件头注释里有没有单位说明这是我读每一个PEX网表的第一动作。5.5 一个真实案例改走线位置反而更慢最后分享一个我实际遇到过的排查过程。当时有个反相器buffer输出级走线原本在M1层长度不长后仿延迟完全正常。后来为了给其他信号让路我把输出线改到了M4层绕了一段路从一片空区域跨过去。按理说M4离衬底更远寄生电容应该更小结果后仿延迟反而涨了15%。一开始我没想明白后来打开PEX网表脚本统计输出节点各段电容发现新增的延迟主要来自两处一个是跨区绕行时输出线和旁边两条长距离信号线平行走了几十微米耦合电容显著增大另一个是M4到下层金属的层间耦合电容叠加之后输出节点的总电容反而比原来M1走线时更高。这个案例让我形成了一个习惯版图里每动一次走线都重新导PEX看一遍寄生分布不要靠猜。因为金属寄生和层数、周围环境的关系非常复杂直觉很多时候是靠不住的PEX文件才是版图寄生最忠实的记录。我平时拿到新的PEX网表不急着丢给仿真器而是先花两分钟做三件事看文件头、核主器件W/L、用脚本统计各节点电容排序。这套习惯帮我挡掉了不少看起来特别奇怪的后仿问题。反相器是入门读懂了PEX文件的套路之后与非门、锁存器、甚至整个模块的后仿排查思路都是一样的。希望这篇拆解能让你少走点弯路也欢迎你在实际项目里遇到PEX怪现象时回来对照这里的排查链路找线索。
