1. 为什么要在FPGA里用CORDIC算三角函数很多人第一次接触FPGA做三角函数运算脑子里蹦出来的第一个方案是查表法把0到90度的正弦值预先算好存进Block RAM用的时候按角度查表输出。这个思路没错在小角度范围、精度要求不高的场景下确实好用。但问题也很明显——你要存多少点如果角度分辨率要求到0.01度那光0到90度就需要9000个点每个点按16位量化差不多要占18KB的存储空间。如果还要同时输出sin和cos存储量翻倍。更麻烦的是一旦精度要求变了整个表都得重新生成。另一种方案是用DSP核做多项式逼近比如泰勒展开或者切比雪夫多项式。精度可以做得不错但乘法器资源消耗大而且阶数一高时序就紧张。对于资源有限的小型FPGA来说这两种方案都有点“杀鸡用牛刀”的感觉。CORDICCoordinate Rotation Digital Computer就不一样了。它的核心思想非常巧妙用一系列固定角度的旋转来逼近任意角度每次旋转只需要移位和加法完全不需要乘法器。这意味着你可以在几乎不消耗DSP资源的情况下实现高精度的三角函数运算。我第一次在项目里用CORDIC替代查表法的时候LUT消耗直接降了将近40%而且精度还提高了。这次要聊的是在EGo1板卡上实现CORDIC旋转模式输出sin和cos值并且上板验证。EGo1是Xilinx Artix-7系列的一款教学板卡资源不算富裕但用来跑CORDIC绰绰有余。整个项目从原理推导到RTL实现再到上板调试我会把每一步的思考过程和踩过的坑都摊开来讲。提示这篇文章假设你已经了解基本的Verilog语法和Vivado操作流程。如果你连“always块”和“assign语句”的区别都还没搞清楚建议先补一下基础不然看下去会比较吃力。2. CORDIC旋转模式的数学本质2.1 从旋转矩阵到迭代公式CORDIC旋转模式的推导其实不复杂但很多教程一上来就甩公式容易把人看懵。我用一个更直观的方式来解释。假设平面上有一个点 ((x, y))你想把它绕原点旋转角度 (\theta)旋转后的坐标是[ \begin{cases} x x \cos\theta - y \sin\theta \ y x \sin\theta y \cos\theta \end{cases} ]这个公式大家都熟悉。现在把 (\cos\theta) 提出来[ \begin{cases} x \cos\theta (x - y \tan\theta) \ y \cos\theta (y x \tan\theta) \end{cases} ]关键来了CORDIC不让 (\theta) 一次转到位而是拆成很多次小旋转每次旋转的角度是 (\arctan(2^{-i}))。为什么选这个角度因为 (\tan(\arctan(2^{-i})) 2^{-i})乘以 (2^{-i}) 在硬件里就是右移i位不需要乘法器。第i次迭代的旋转角度是 (\theta_i \arctan(2^{-i}))方向用 (d_i \in {1, -1}) 表示。迭代公式变成[ \begin{cases} x_{i1} x_i - d_i \cdot y_i \cdot 2^{-i} \ y_{i1} y_i d_i \cdot x_i \cdot 2^{-i} \ z_{i1} z_i - d_i \cdot \arctan(2^{-i}) \end{cases} ]其中 (z_i) 是剩余角度初始值 (z_0 \theta)。每次迭代根据 (z_i) 的符号决定旋转方向如果 (z_i 0)说明还没转够(d_i 1)如果 (z_i 0)说明转多了(d_i -1)。2.2 增益因子K的处理上面那个公式里每次迭代都隐含了一个 (\cos\theta_i) 的缩放因子。把所有迭代的 (\cos\theta_i) 乘起来得到一个总增益[ K \prod_{i0}^{N-1} \cos(\arctan(2^{-i})) \prod_{i0}^{N-1} \frac{1}{\sqrt{1 2^{-2i}}} ]当迭代次数N趋于无穷时K趋近于一个常数大约是0.607252935。也就是说如果初始输入是 ((x_0, y_0))经过N次迭代后得到的坐标是 ((K \cdot x_0, K \cdot y_0)) 旋转后的结果。处理这个增益有两种常见做法预缩放把初始值乘以 (1/K \approx 1.64676)这样迭代完刚好抵消。缺点是输入范围受限因为乘以1.64676后可能溢出。后缩放迭代完再乘以 (1/K)。缺点是最后要多做一次乘法。在FPGA实现里如果迭代次数固定K是个常数预缩放可以用移位和加法来近似不一定非要用乘法器。我这次用的是预缩放方案因为EGo1的DSP资源虽然不多但做一次常数乘法还是绰绰有余的。2.3 旋转模式的输入输出范围CORDIC旋转模式有一个收敛条件输入角度 (\theta) 必须在 ([-99.7°, 99.7°]) 范围内这个范围是所有 (\arctan(2^{-i})) 之和。超过这个范围迭代就不收敛了。那如果我要算120度的sin和cos怎么办很简单利用三角函数的对称性。120度 180度 - 60度sin(120°) sin(60°)cos(120°) -cos(60°)。在硬件里加一个预处理模块把任意角度映射到收敛范围内再根据象限调整符号就行。原始角度范围映射方式sin符号cos符号0° ~ 99.7°直接输入99.7° ~ 180°180° - θ-180° ~ 279.7°θ - 180°--279.7° ~ 360°360° - θ-这个预处理逻辑用组合逻辑就能实现不消耗额外时钟周期。3. EGo1板卡上的定点数格式设计3.1 为什么选Q3.13格式定点数的格式选择直接决定了精度和资源消耗。EGo1板卡上的Artix-7 XC7A35T有足够的LUT和DSP但我不想浪费。经过几次实验我最终选了Q3.13格式也就是3位整数位加13位小数位总共16位有符号数。为什么是Q3.13几个考虑整数位3位CORDIC迭代过程中x和y的值会暂时超过1。最坏情况下初始值1.0经过预缩放变成1.64676迭代过程中可能达到2.0左右。3位整数位可以表示-4到3.999的范围足够覆盖。小数位13位13位小数的最小分辨率是 (2^{-13} \approx 0.000122)也就是约0.007度。对于大多数教学和一般应用来说这个精度足够了。如果你需要更高精度可以加到15位或16位小数但资源消耗会相应增加。总位宽16位16位是FPGA里最舒服的位宽DSP48E1原生支持18x18乘法16位不会浪费资源。而且16位数据在仿真波形里看起来也清晰。3.2 角度值的量化角度 (\theta) 也需要量化。我用的是Q2.14格式2位整数位加14位小数位总共16位。为什么角度用Q2.14而不是Q3.13因为角度的范围是0到360度用弧度表示就是0到 (2\pi \approx 6.283)需要3位整数位。但我在预处理阶段已经把角度映射到了 ([-99.7°, 99.7°])对应弧度是 ([-1.74, 1.74])2位整数位就够了。角度量化有个细节要注意(\arctan(2^{-i})) 的值需要预先算好存成查找表。迭代次数N决定了表的大小。我选了N16也就是迭代16次。为什么是16次因为16次迭代后剩余角度误差小于 (2^{-16}) 弧度已经超过了Q2.14的量化精度再迭代下去没有意义。迭代次数i(\arctan(2^{-i})) (弧度)Q2.14量化值 (十进制)00.7853981631286810.463647609759620.244978663401430.124354995203740.062418810102350.03123983351260.01562372925670.00781234112880.0039062306490.00195312332100.00097656216110.0004882818120.0002441414130.0001220702140.0000610351150.0000305180注意最后几行的量化值由于Q2.14的精度限制i14和i15的量化值已经变成了1和0。这意味着实际上有效的迭代次数只有14次左右。如果你想要更高的角度精度需要增加小数位。3.3 预缩放常数的定点化预缩放常数 (1/K \approx 1.646760258)。在Q3.13格式下这个值表示为[ 1.646760258 \times 2^{13} 13489.6 \approx 13490 ]所以预缩放就是乘以13490然后右移13位。在Verilog里可以写成// 预缩放x0_scaled x0 * 13490 13 // 用移位加法近似避免使用乘法器 wire signed [31:0] x0_scaled_full; assign x0_scaled_full (x0 13) (x0 11) (x0 9) (x0 6) (x0 4) (x0 1); // 13490 8192 2048 512 64 16 2 2^13 2^11 2^9 2^6 2^4 2^1等等13490的二进制分解是13490 8192 4096 1024 128 32 16 2 (2^{13} 2^{12} 2^{10} 2^7 2^5 2^4 2^1)。我上面写错了重新算一下13490 8192 4096 1024 128 32 16 2验证8192 4096 1228812288 1024 1331213312 128 1344013440 32 1347213472 16 1348813488 2 13490。对了。所以预缩放可以写成assign x0_scaled_full (x0 13) (x0 12) (x0 10) (x0 7) (x0 5) (x0 4) (x0 1);这样只用移位和加法不消耗DSP。但说实话在Artix-7上用DSP做一次16位乘法也就一个DSP48的活儿资源完全够。我后来为了代码简洁直接用了乘法器综合出来也就占一个DSP。4. Verilog实现中的流水线设计4.1 迭代单元的结构CORDIC的16次迭代如果全部用组合逻辑串起来关键路径会非常长时序肯定跑不到100MHz以上。所以必须做流水线。我的做法是每一级迭代用一个时钟周期16级流水线吞吐率是每16个时钟周期出一个结果但延迟也是16个时钟周期。每一级迭代单元的结构是这样的module cordic_stage #( parameter STAGE 0, parameter ANGLE 0 )( input wire clk, input wire rst_n, input wire signed [15:0] x_in, input wire signed [15:0] y_in, input wire signed [15:0] z_in, output reg signed [15:0] x_out, output reg signed [15:0] y_out, output reg signed [15:0] z_out ); wire sign_z z_in[15]; // 符号位1表示负数 wire signed [15:0] x_shift x_in STAGE; wire signed [15:0] y_shift y_in STAGE; always (posedge clk or negedge rst_n) begin if (!rst_n) begin x_out 16d0; y_out 16d0; z_out 16d0; end else begin if (sign_z) begin // z 0顺时针旋转 x_out x_in y_shift; y_out y_in - x_shift; z_out z_in ANGLE; end else begin // z 0逆时针旋转 x_out x_in - y_shift; y_out y_in x_shift; z_out z_in - ANGLE; end end end endmodule这里有几个细节值得说算术右移 vs 逻辑右移x和y是有符号数必须用算术右移这样符号位才会正确扩展。如果你用了逻辑右移负数会变成正数结果全错。我第一次写的时候就踩了这个坑仿真波形里sin值在第三象限完全不对查了半天才发现是移位方式搞错了。ANGLE参数每一级的旋转角度是固定的作为参数传入。这样综合工具可以把它优化成常数加法不消耗额外逻辑。符号判断z_in[15]是符号位1表示负数。这里不需要做完整的比较直接看符号位就行省一个比较器。4.2 顶层模块的流水线拼接16级流水线拼接起来顶层模块大概长这样module cordic_top ( input wire clk, input wire rst_n, input wire start, input wire signed [15:0] angle_in, // Q2.14格式 output wire valid, output wire signed [15:0] sin_out, // Q3.13格式 output wire signed [15:0] cos_out // Q3.13格式 ); // 预缩放后的初始值 wire signed [15:0] x0 16sd13490; // 1.64676 in Q3.13 wire signed [15:0] y0 16sd0; wire signed [15:0] z0 angle_in; // 流水线寄存器 wire signed [15:0] x [0:16]; wire signed [15:0] y [0:16]; wire signed [15:0] z [0:16]; assign x[0] x0; assign y[0] y0; assign z[0] z0; // 16级迭代 genvar i; generate for (i 0; i 16; i i 1) begin : cordic_chain cordic_stage #( .STAGE(i), .ANGLE(angle_table[i]) ) stage_inst ( .clk(clk), .rst_n(rst_n), .x_in(x[i]), .y_in(y[i]), .z_in(z[i]), .x_out(x[i1]), .y_out(y[i1]), .z_out(z[i1]) ); end endgenerate // 输出 assign cos_out x[16]; assign sin_out y[16]; assign valid ...; // 延迟16拍后的valid信号 endmodule这里有个问题angle_table在Verilog里不能直接这样用需要定义一个常量数组或者用函数返回。我实际写的时候是用了一个functionfunction signed [15:0] angle_table; input [3:0] idx; begin case (idx) 4d0: angle_table 16sd12868; 4d1: angle_table 16sd7596; 4d2: angle_table 16sd4014; 4d3: angle_table 16sd2037; 4d4: angle_table 16sd1023; 4d5: angle_table 16sd512; 4d6: angle_table 16sd256; 4d7: angle_table 16sd128; 4d8: angle_table 16sd64; 4d9: angle_table 16sd32; 4d10: angle_table 16sd16; 4d11: angle_table 16sd8; 4d12: angle_table 16sd4; 4d13: angle_table 16sd2; 4d14: angle_table 16sd1; 4d15: angle_table 16sd0; default: angle_table 16sd0; endcase end endfunction4.3 valid信号的延迟对齐流水线设计里最容易出错的就是valid信号的延迟对齐。输入start信号后数据要经过16级流水线才能输出所以valid信号也需要延迟16拍。我见过很多新手直接拿start当valid用结果仿真波形里输出全是无效数据。正确的做法是用一个移位寄存器reg [15:0] valid_shift; always (posedge clk or negedge rst_n) begin if (!rst_n) valid_shift 16d0; else valid_shift {valid_shift[14:0], start}; end assign valid valid_shift[15];这样start拉高后的第16个时钟周期valid才会拉高和数据对齐。5. 上板验证与实测结果5.1 测试平台搭建EGo1板卡上有一颗24MHz的晶振但CORDIC流水线跑24MHz太浪费了。我用Vivado的Clock Wizard IP生成了一个100MHz的时钟作为CORDIC的主时钟。100MHz下16级流水线的延迟是160ns吞吐率是每160ns出一个结果对于大多数应用来说足够了。测试数据的生成我用了一个简单的计数器从0到360度循环每个角度对应一个Q2.14的量化值。具体来说角度 (\theta) 的量化值是[ \theta_{quant} \text{round}\left(\frac{\theta \times \pi}{180} \times 2^{14}\right) ]比如0度对应090度对应 (90 \times \pi / 180 \times 16384 \approx 25736)180度对应51472但Q2.14格式下51472已经溢出了最大32767所以需要预处理模块先把角度映射到 ([-99.7°, 99.7°])。5.2 仿真波形分析在Vivado里跑行为仿真输入角度90度量化值25736观察输出波形。经过16个时钟周期后valid拉高sin_out和cos_out输出结果。90度的理论值是sin(90°)1.0cos(90°)0.0。在Q3.13格式下1.0对应81920.0对应0。仿真输出sin_out8190cos_out15。误差分别是2和15个LSB换算成实际值大约是0.00024和0.0018。这个误差主要来自两个方面一是角度量化误差25736对应的实际角度是 (25736 / 16384 \times 180 / \pi \approx 89.998°)不是精确的90度二是迭代截断误差16次迭代后剩余角度不为零。我又测了几个特殊角度输入角度理论sin理论cos实测sin实测cossin误差(LSB)cos误差(LSB)0°08192381903230°40967094409370913345°57935793579057963360°70944096709140933390°81920819015215从表格可以看出sin的误差基本在3个LSB以内cos在90度附近误差稍大这是因为cos在90度附近变化率最大角度量化误差被放大了。如果你对cos在90度附近的精度有更高要求可以增加角度的小数位比如用Q2.16格式但那样总位宽就变成18位了需要调整整个数据通路。5.3 上板实测用LED和数码管观察结果仿真通过只是第一步上板才是真正的考验。EGo1板卡上有8个数码管和16个LED我用它们来显示CORDIC的输出。具体做法是把sin_out和cos_out的高8位分别送到两个数码管的段选端用扫描的方式轮流显示。同时用LED指示当前的角度象限。比如LED0亮表示第一象限LED1亮表示第二象限以此类推。上板之后发现了一个仿真里没暴露的问题数码管扫描时钟和CORDIC时钟的相位关系导致显示闪烁。原因是数码管扫描频率设成了1kHz而CORDIC每160ns就更新一次输出两者不同步。解决方案是在CORDIC输出后面加一级寄存器用数码管扫描时钟的同步信号去锁存数据这样显示就稳定了。另一个坑是按键消抖。我用按键来切换测试角度但机械按键的抖动导致角度值跳变了好几次。后来加了一个20ms的消抖模块问题解决。消抖模块很简单就是一个计数器检测到按键稳定20ms后才输出有效信号。5.4 资源消耗报告综合实现之后Vivado给出的资源报告如下资源类型使用量可用量利用率LUT487208002.34%FF612416001.47%DSP48E11901.11%Block RAM0500%LUT和FF的消耗都很低DSP只用了一个预缩放乘法。如果我把预缩放也改成移位加法DSP消耗可以降到0。整体资源占用不到3%意味着你可以在同一个FPGA里实例化几十个CORDIC核做并行处理。6. 踩过的坑和调试经验6.1 移位方向搞反导致第三象限全错前面提过算术右移和逻辑右移的区别。我在第一版代码里用了结果sin和cos在第一、二象限正常第三、四象限完全不对。仿真波形里看到x和y的值在迭代过程中突然从负数变成很大的正数就是因为逻辑右移把符号位当成了数据位。排查这个问题的技巧在仿真里把每一级迭代的x、y、z都加到波形窗口里观察哪一级开始出错。如果某一级的输出和上一级的预期值不符就重点检查那一级的移位操作。6.2 角度预处理模块的边界条件角度预处理模块负责把任意角度映射到 ([-99.7°, 99.7°])。我最初写的映射逻辑在180度附近有bug当输入角度正好是180度时映射后的角度是0度但sin符号应该是正cos符号应该是负。我的代码里符号判断用了和导致180度被归到了错误的象限。修复方法是用更精确的边界判断// 角度范围0 ~ 360度量化值0 ~ 58982但Q2.14最大32767所以需要分象限处理 // 这里简化描述实际实现更复杂 if (angle 180度 angle 360度) sin_sign 1b1; // 负 else sin_sign 1b0; // 正实际实现时我把角度先归一化到0到360度然后根据象限做映射。这个模块的组合逻辑深度不能太大否则会影响时序。我的做法是用两级流水线第一级判断象限并做加减第二级做符号调整。6.3 流水线深度与吞吐率的权衡16级流水线的延迟是16个时钟周期。如果你的应用对延迟敏感比如做实时闭环控制16个周期的延迟可能有点大。这时候可以考虑用折叠架构用一个迭代单元分时复用16次。这样延迟还是16个周期但资源消耗降到1/16。缺点是吞吐率也降到1/16每16个周期才能接受一个新输入。另一种方案是部分流水线比如4级流水线每级做4次迭代。这样延迟是4个周期吞吐率是每4个周期一个结果资源消耗是16级流水线的1/4。具体选哪种取决于你的应用对延迟、吞吐率和资源的优先级。我在这个项目里选16级全流水线是因为EGo1的资源足够而且我想让吞吐率最大化。如果你在做一个资源极度受限的项目折叠架构可能更合适。6.4 仿真通过但上板失败时钟约束忘了加这个问题很典型。仿真的时候用的是行为模型没有时序信息所以即使时钟约束没加仿真也能过。但上板之后Vivado的时序分析发现建立时间不满足实际电路工作不稳定。解决方法是在XDC文件里加上时钟约束create_clock -period 10.000 -name sys_clk [get_ports clk]10ns对应100MHz。加完约束后Vivado会重新做时序分析如果关键路径太长它会报错。这时候你需要优化代码比如在流水线级之间插入寄存器或者减少组合逻辑深度。我的设计在100MHz下时序余量是正的WNS最差负裕量大约是0.5ns。如果你想把时钟提到150MHz可能需要把预缩放乘法也流水线化否则关键路径会卡在那里。7. 精度提升与扩展思路7.1 增加迭代次数能提升多少精度理论上每增加一次迭代角度误差减半。但实际精度受限于数据位宽。在Q3.13格式下16次迭代后的剩余角度误差已经小于1个LSB再增加迭代次数没有意义。如果你想提升精度需要同时增加小数位和迭代次数。比如用Q3.15格式18位总位宽迭代18次精度可以提升到 (2^{-15}) 弧度大约是0.0018度。但代价是数据通路变宽LUT和FF消耗增加约30%。7.2 从旋转模式扩展到向量模式CORDIC还有另一种工作模式叫向量模式可以用来计算反正切和模长。向量模式和旋转模式的迭代公式一样区别在于旋转方向的判断依据旋转模式看z的符号向量模式看y的符号。向量模式的一个典型应用是计算 (\sqrt{x^2 y^2})也就是求模长。在电机控制里经常需要从α-β坐标系变换到d-q坐标系CORDIC向量模式可以一步到位完成这个变换。如果你已经实现了旋转模式改成向量模式只需要改几行代码把方向判断从z_in[15]改成y_in[15]初始z值设为0输出z就是反正切值。7.3 用CORDIC做DDS信号发生器CORDIC旋转模式的一个经典应用是DDS直接数字频率合成。传统的DDS用查表法需要存一个周期的正弦波表。用CORDIC的话只需要一个相位累加器把累加器的输出作为角度输入CORDIC就能实时计算出sin和cos值。这样做的好处是频率分辨率不受表大小限制。查表法的频率分辨率受限于表深度而CORDIC DDS的频率分辨率只取决于相位累加器的位宽。32位相位累加器可以提供 (2^{32}) 的频率分辨率这是查表法做不到的。我在EGo1上试过用CORDIC做DDS输出接一个简单的RC低通滤波器用示波器看波形。1kHz的正弦波看起来非常干净THD总谐波失真主要来自CORDIC的量化噪声大约在-60dB左右。如果你对THD有更高要求可以增加CORDIC的输出位宽或者在输出端加一个抖动电路。7.4 定点转浮点的注意事项如果你的应用需要浮点输出可以在CORDIC后面加一个定点转浮点模块。Xilinx提供了Floating-Point IP核可以直接把Q3.13格式转成单精度浮点。但要注意CORDIC的输出范围是-1到1转成浮点后指数部分会很小需要做归一化处理。另一个思路是直接用浮点CORDIC但那样资源消耗会大很多。在Artix-7上一个浮点加法器就要消耗好几个DSP16级浮点CORDIC的DSP消耗可能超过50个。对于EGo1这种教学板卡来说定点CORDIC是更务实的选择。8. 代码组织与工程管理建议8.1 模块划分整个工程我分了四个模块cordic_stage.v单级迭代单元参数化设计cordic_top.v顶层模块负责流水线拼接和valid信号对齐angle_preprocess.v角度预处理把任意角度映射到收敛范围display_driver.v数码管和LED驱动用于上板显示模块划分的原则是每个模块只做一件事。cordic_stage只管迭代不管角度预处理angle_preprocess只管角度映射不管CORDIC迭代。这样调试的时候可以单独仿真每个模块定位问题更快。8.2 参数化设计的好处cordic_stage模块用了两个参数STAGE和ANGLE。STAGE决定移位位数ANGLE决定旋转角度。这样我只需要写一个模块用generate语句实例化16次代码量大大减少。如果你想把迭代次数从16改成20只需要改顶层模块的循环次数和角度表cordic_stage模块完全不用动。这种参数化设计在FPGA工程里非常重要因为需求经常变参数化可以让你快速响应变化。8.3 仿真测试平台的编写Testbench我写了一个自动对比的版本用Verilog的$sin和$cos函数生成参考值和CORDIC的输出做对比自动计算误差。如果误差超过阈值就打印错误信息。// 参考值计算 real ref_sin, ref_cos; real angle_rad; initial begin for (int i 0; i 360; i i 1) begin angle_rad i * 3.1415926 / 180.0; ref_sin $sin(angle_rad); ref_cos $cos(angle_rad); // 发送角度到DUT // 等待输出 // 对比误差 if (abs($itor(sin_out)/8192.0 - ref_sin) 0.001) begin $display(Error at angle %d: sin_out%f, ref%f, i, $itor(sin_out)/8192.0, ref_sin); end end end这个自动对比的testbench帮我省了很多时间。手动看波形只能抽查几个点自动对比可以覆盖全部360度任何角度出问题都能立刻发现。8.4 版本管理FPGA工程的版本管理容易被忽视。我的做法是用Git管理所有源文件包括Verilog、XDC约束、Testbench和Vivado工程脚本。每次修改后提交commit message写清楚改了什么、为什么改。Vivado的工程文件.xpr和综合结果.dcp不要提交到Git因为这些文件很大而且可以重新生成。只需要提交源文件和约束文件用Tcl脚本重建工程就行。# 重建工程的Tcl脚本 create_project cordic_ego1 ./cordic_ego1 -part xc7a35tcsg324-1 add_files ./src/cordic_stage.v add_files ./src/cordic_top.v add_files ./src/angle_preprocess.v add_files ./src/display_driver.v add_files -fileset constrs_1 ./constraints/ego1.xdc这样换一台电脑跑一下Tcl脚本就能重建整个工程非常方便。9. 从EGo1到其他平台的移植要点EGo1用的是Artix-7 XC7A35T如果你要移植到其他FPGA平台比如Altera的Cyclone系列或者国产的安路、紫光同创代码本身基本不用改但有几个地方需要注意。移位操作符的兼容性Verilog-2001标准里是算术右移所有主流综合工具都支持。但有些老旧的工具可能不支持这时候可以用$signed函数显式转换wire signed [15:0] x_shift $signed(x_in) STAGE;DSP原语的差异如果你用了Xilinx的DSP48原语移植到Altera需要换成对应的原语。但我的设计里只用了乘法器推断没有直接实例化DSP原语所以移植时综合工具会自动映射到目标平台的DSP资源。时钟管理EGo1用Clock Wizard生成100MHz时钟Altera平台对应的是PLL IP。功能一样只是IP核的配置界面不同。移植时重新生成一个PLL就行。IO约束不同板卡的引脚定义不同XDC约束文件需要根据目标板卡的原理图重新编写。这一步最耗时但也是必须的。我的建议是先把CORDIC核在目标平台上跑通仿真确认功能正确后再花时间调IO。10. 一些实用的调试技巧调试FPGA工程最怕的就是“仿真通过但上板不对”。这种情况十有八九是时序问题或者约束问题。我的排查顺序是检查时钟约束确认XDC文件里有create_clock而且周期和实际时钟频率一致。看时序报告Vivado的Implementation报告里WNS如果是负数说明时序不满足需要优化关键路径。用ILA抓信号Vivado的ILA集成逻辑分析仪可以在线抓取内部信号比示波器方便得多。把CORDIC的输入输出接到ILA上上板后触发采集看看实际数据对不对。降低时钟频率如果怀疑是时序问题先把时钟降到50MHz试试。如果降频后正常了那肯定是时序问题。ILA的使用有个小技巧触发条件不要设得太复杂否则容易触发不到。我一般先用简单的触发条件比如valid上升沿抓一段数据看看整体行为对不对再逐步缩小范围。另一个技巧是用LED做心跳指示。在代码里加一个计数器每秒钟翻转一次LED。如果上板后LED在闪说明时钟和复位正常问题出在数据通路上。如果LED不闪那就要检查时钟约束和复位逻辑了。这个CORDIC项目我从开始到上板验证成功大概花了三个晚上。第一个晚上推导公式和写RTL第二个晚上仿真调试第三个晚上上板调试。踩过的坑主要是移位方向、valid对齐和时序约束这三个。如果你刚开始做CORDIC建议先把单级迭代单元仿真通过再拼流水线最后上板。一步一步来比一次性写完再调试要快得多。
