先说结论这个项目我前前后后折腾了小一个月从“能出图”到“出稳定的图”再到“颜色基本能看”每一步都踩了坑。网上关于OV5640的教程不少但大多是直接丢一个工程给你或者只讲某个模块怎么写很少讲清楚“为什么这么做”以及“出问题了怎么查”。这篇文章不打算重复造轮子我想把整个项目的完整链路拆开——从OV5640的初始化到DVP时序采集再到跨时钟域缓存和VGA显示把每个关键节点的原理、代码思路、调试方法都讲一遍顺便把那些坑也一并交代了。如果你是正在做FPGA图像采集入门、准备电赛或课程设计或者单纯想把一块闲置的FPGA开发板和OV5640摄像头跑起来这篇文章应该能帮你省掉不少弯路。基于FPGA的OV5640摄像头简易图像采集装置详解1. 项目整体框架与选型逻辑为什么是FPGA OV5640这套组合1.1 先说清楚这个装置到底要做什么从功能上讲这套“简易图像采集装置”做的是这么一件事OV5640摄像头通过DVP并行接口把图像数据发给FPGAFPGA在内部完成时序解析、数据拼接、缓存和格式转换最后通过VGA或HDMI接口输出到显示器上实时显示摄像头拍摄的画面。听起来简单但“实时”这两个字是分水岭。OV5640在720P分辨率下PCLK时钟约为72MHz每个像素时钟输出2个字节RGB565格式一个像素占两个字节数据率大约是144MB/s。这个速率对普通单片机来说基本不可能持续搬运但FPGA可以这正是整个方案的底层逻辑——FPGA适合做这种并行的、高吞吐的、对时序要求严格的数据通路。1.2 为什么选OV5640而不是OV7670或其他传感器选OV5640有几个很实际的理由分辨率够用且带缩放OV5640最高支持2592x1944500万像素可以直接通过寄存器配置输出720P、1080P等常见分辨率。OV7670最高只有VGA640x480做入门练习够用但想稍微进阶一点就明显不够了。数据接口灵活OV5640既支持DVP并行接口也支持MIPI接口。入门阶段用DVP最简单只需一个8位或10位并行数据总线加PCLK、VSYNC、HSYNC三个同步信号容易用逻辑分析仪或SignalTap抓波形。配套资料极其丰富海康、正点原子、黑金、小梅哥等几乎所有开发板厂商都出过基于OV5640的DEMO寄存器手册、初始化序列、例程代码都能搜到。这不是废话——对新手来说资料多意味着出问题时有人问、有人答。当然也有缺点比如OV5640的SCCB接口本质上就是I2C时序比较挑速度不能设置过慢或过快内置的自动曝光和自动白平衡算法有时候会“漂”导致画面忽亮忽暗。这些后面会具体讲。1.3 FPGA选型与整体架构设计我做这套装置用的是Xilinx Artix-7系列的板子具体型号是XC7A35T。之所以选这个而不是AlteraIntel的Cyclone IV主要是我手头正好有这块板另外Artix-7的LUT和BRAM资源对720P的图像缓存来说比较宽裕。你要是用黑金、正点原子、小梅哥的板子逻辑架构完全通用只需要改引脚约束和时钟管理部分。注意FPGA型号差异主要体现在资源数量和引脚约束上。OV5640本身功耗很低不需要特殊处理但DVP接口的IO电平标准必须匹配。OV5640的DVP引脚是3.3V LVCMOSFPGA侧也要配成LVCMOS33不能想当然用LVCMOS25去接否则时序会变得很差甚至完全收不到数据。整个装置的顶层框图大致是四个部分OV5640初始化模块SCCB/I2C配置上电后对OV5640写寄存器配置输出分辨率、像素格式、时钟分频等。DVP采集模块接收VSYNC、HSYNC、PCLK和D[9:0]数据解析出一帧一帧的图像数据对齐行场同步信号。帧缓存模块把采集到的图像数据写入异步FIFO解决摄像头时钟域和显示时钟域不一致的问题。VGA/HDMI显示模块按VESA时序生成行场同步信号从FIFO读出数据实时驱动显示器。2. OV5640初始化SCCB时序与寄存器配置实战2.1 SCCB与I2C的微妙差异OV5640的控制接口叫SCCBSerial Camera Control Bus本质上是I2C协议的一个变种。很多人直接把OV5640挂在FPGA的I2C控制器上理论上能通但我在调试中确实踩过一个细节问题——SCCB的写操作和I2C的写操作基本一样但读操作有区别SCCB读数据时主机在第9个时钟周期不产生ACK信号而是直接释放总线让从机继续输出数据标准的I2C读操作在第9周期则需要主机发送ACK。虽然很多OV5640实际兼容标准I2C读但为了稳妥最好单独写一个支持SCCB读时序的驱动。我在工程里其实只用了写操作因为OV5640初始化本质上就是往一串寄存器地址写值只有在调试时才需要读回寄存器确认配置是否生效。所以如果你的调试需求不强烈只写一个SCCB写时序就够了。2.2 寄存器配置序列的生成为什么不能随便抄OV5640的寄存器初始化序列在网上一抓一大把但你真的随便找一份直接塞进工程里很可能会踩坑。原因在于OV5640的寄存器配置跟输出分辨率、帧率、PCLK频率、MIPI/DVP模式、像素格式高度绑定一份配置序列对应一组完整的参数空间。以我用的配置为例输出模式DVP、并行8位数据RGB565格式分辨率1280x720720P帧率30fps输入时钟24MHz开发板的OV5640模块通常用的是24MHz晶振这套配置的关键寄存器包括寄存器地址配置值作用说明0x31030x11系统时钟分频配置0x30080x02软复位等待一段时间后恢复0x420x3800~0x3814视分辨率而定图像窗口裁剪水平/垂直起始、结束位置0x38080x05输出水平分辨率高字节12800x38090x00输出水平分辨率低字节0x380A0x02输出垂直分辨率高字节7200x380B0xD0输出垂直分辨率低字节0x38180x00DVP模式配置0x47200x03定时开关控制0x43000x30RGB565格式使能YUV/RGB配置0x501F0x00关闭ISP否则RGB输出可能有异常提示上面这个表格不是完整的初始化序列完整的序列有一百多条寄存器配置。网上找一份能跑通720P RGB565的序列然后用逻辑分析仪确认PCLK频率是否在72MHz附近如果差得太远优先检查0x3808之前的那几个分频寄存器。2.3 SCCB时序状态机设计写SCCB驱动时我推荐用一个状态机实现而不是简单地把I2C时序“翻译”成Verilog。原因很简单——状态机可以精确控制SCL的高低电平和每个字节之间的ACK间隙出问题时也容易用SignalTap抓内部状态。一个最简化的SCCB写状态机可以设计成IDLE - START - WRITE_ADDR_H - WRITE_ADDR_L - WRITE_DATA - STOP - IDLE每个状态内部再细分位发送的8个bit周期。这里有个关键点OV5640寄存器地址有16位两个字节所以写操作需要发两个字节的地址再加一个字节的数据值。SCL频率控制在100kHz到400kHz之间我实测200kHz比较稳再高了在一些长走线的板子上会出现写失败。写Verilog时下面这个伪代码可以帮你理清思路// SCCB写单个寄存器状态机简化 parameter IDLE 3d0; parameter START 3d1; parameter SEND_ADDR_H 3d2; parameter SEND_ADDR_L 3d3; parameter SEND_DATA 3d4; parameter STOP 3d5; always (posedge clk) begin case (state) IDLE: if (wr_req) begin scl 1; sda 1; // 确保总线空闲 state START; end START: begin sda 0; // SDA拉低产生起始条件 state SEND_ADDR_H; end // 每个字节按bit逐个发送高位在前 SEND_ADDR_H: begin shift_reg {slave_addr[6:0], 1b0}; // 器件地址 写位 bit_cnt 7; state BIT_SEND; end // ... endcase end初始化完成之后摄像头会开始输出VSYNC、HSYNC、PCLK信号。但这里还有一个很关键的上电时序问题OV5640上电后需要等待约20ms的稳定时间然后才能写寄存器初始化序列初始化序列完成后还要再等一段时间才能收到有效的图像帧。如果程序一上电就开始写很可能会写失败。我的做法是在FPGA内部做一个延时计数器从摄像头模块的PWDN引脚拉低开始计时20ms后允许SCCB操作初始化完成后延时100ms再让采集模块开始等待VSYNC。2.4 初始化失败的常见症状症状一VSYNC、HSYNC、PCLK全都是低电平或高电平固定电平。这说明摄像头没有正常启动大概率是初始化序列没写对或者SCCB时序有问题。用SignalTap抓一下I2C总线的SDA/SCL波形看有没有ACK响应。症状二有PCLK但VSYNC频率不对。用示波器或逻辑分析仪测量VSYNC频率如果是720P30fpsVSYNC频率应该在30Hz左右。如果差很多检查晶振频率和PLL配置。症状三画面全黑但有同步信号。这种一般是数据线没接对或者RGB565高低字节顺序颠倒。3. DVP并行数据采集从PCLK到逐像素行场同步3.1 DVP时序到底是怎么回事DVP接口的时序说穿了并不复杂。VSYNC垂直同步是一帧图像开始和结束的标识HSYNC水平同步是一行图像开始和结束的标识PCLK是像素时钟每个PCLK上升沿输出一个字节或一个像素的数据取决于配置是8位还是16位模式。OV5640工作在8位RGB565模式时每个像素占用2个PCLK周期第一个周期输出高字节R[4:0] G[5:3]第二个周期输出低字节G[2:0] B[4:0]。所以采集模块需要在每两个PCLK时钟里拼接出一个完整的16位RGB565像素。这个拼接的逻辑很简单reg [7:0] data_shift; reg [15:0] pixel_data; always (posedge pclk) begin if (pixel_cnt 1b0) begin data_shift din; // 保存第一个字节 pixel_cnt 1b1; end else begin pixel_data {data_shift, din}; // 拼接成16位像素 pixel_cnt 1b0; end end但真正的难点不在拼接而在如何把HREF/HSYNC和有效数据对齐。OV5640在DVP模式下有一个细节在HSYNC有效期间数据线并不是从头到尾都有效行消隐HBLANK期间数据是无效的。如果你直接把每个PCLK的数据都收进FIFO会发现画面整体有“歪斜”或“错位”的现象。3.2 行场同步信号的滤波与边沿检测从摄像头引脚直接进来的VSYNC和HSYNC信号在长走线和连接器上容易产生毛刺。如果FPGA直接拿这些信号做边沿检测偶尔会误触发一次导致一帧图像错位或者丢失。我踩过这个坑之后加了一级简单的同步滤波用PCLK对VSYNC和HSYNC打两拍寄存两拍再对两拍结果做边沿检测。虽然这让同步信号晚了一个PCLK周期但换来的是稳定性大幅提升。如果你发现图像偶尔偏色或抖动先加这一级滤波再看。// 两级同步 边沿检测 reg vsync_d1, vsync_d2; reg hsync_d1, hsync_d2; always (posedge pclk) begin vsync_d1 vsync_in; vsync_d2 vsync_d1; hsync_d1 hsync_in; hsync_d2 hsync_d1; end wire vsync_pos vsync_d1 ~vsync_d2; // 上升沿 wire vsync_neg ~vsync_d1 vsync_d2; // 下降沿一帧结束这里有个重要的经验OV5640的VSYNC极性是可以通过寄存器配置的默认可能是高有效或低有效具体要看寄存器0x3820和0x3821怎么设置的。我第一次做的时候没注意极性画面始终是上下颠倒加左右颠倒的还以为输入端接反了。如果你发现图像是倒置的优先查这两个寄存器而不是反过来改代码。3.3 HREF有效数据的窗口识别处理完VSYNC和HSYNC的同步之后还需要解决行内有效数据窗口的问题。OV5640在HSYNC信号有效期间数据线上并不全是有效像素数据每行前面有一部分一般是前肩和后肩是无效的。一种做法是查寄存器手册里关于水平消隐的配置值算出有效像素从第几个PCLK开始、持续多少个PCLK。另一种更简单的做法是数PCLK个数——反正一行有固定的PCLK总数有效像素数也是固定的比如1280只要检测到HSYNC上升沿后从第一个PCLK开始计数数够1280个有效PCLK就停止收数据。always (posedge pclk) begin if (hsync_d2) begin if (pixel_cnt 1280) begin // 超出有效窗口忽略 wr_en 1b0; end else begin // 每个像素占用2个PCLK所以比较特殊 wr_en (pixel_cnt % 2 1) ? 1b1 : 1b0; pixel_cnt pixel_cnt 1b1; end end else begin pixel_cnt 0; wr_en 1b0; end end这种“数数”的方法看起来笨实际非常可靠而且不用去查复杂的寄存器值。4. 跨时钟域缓存与帧率匹配异步FIFO的深度计算与写读策略4.1 为什么要跨时钟域缓存摄像头模块的PCLK频率和显示模块的像素时钟频率是完全独立的。比如OV5640输出720P30fps时PCLK约72MHz而VGA显示720P60fps时像素时钟约为74.25MHz。这两个时钟虽然接近但并不同源直接用一个时钟域的数据去驱动另一个时钟域的电路必然会出现亚稳态问题。解决跨时钟域问题的标准做法是用异步FIFO。写端口接PCLK读端口接显示像素时钟中间用格雷码指针同步来保证FIFO状态的可靠性。4.2 FIFO深度怎么算FIFO深度需要满足在写满之前读端能及时把数据读走在读空之前写端能及时补充数据。最坏情况是读端时钟比写端时钟慢或者偶发的阻塞导致FIFO数据堆积。以720P30fps输入、720P60fps输出为例输入每帧约1280x720 921600像素30fps即27,648,000像素/秒输出同分辨率60fps即55,296,000像素/秒读速率快于写速率这种情况下只要FIFO深度能容纳一帧数据的一部分不是全部读写速率差就可以通过FIFO调节。但实际项目中输入输出的帧率不是恒定关系读端经常比写端快FIFO容易读空造成画面撕裂。更保守的做法是FIFO深度至少能存一帧的1/4到1/2或者干脆用DDR3做多帧缓存。我在这个简易装置里用的是双FIFO方案行缓存FIFO深度2048能够缓存一行1280像素并留余量用于解决同一行数据在写入和读取时PCLK与显示时钟之间的相位差。帧缓存FIFO深度4096或8192用于协调帧率差异。如果你发现画面总是在同一位置撕裂大概率是FIFO深度不够或者读写使能控制不当。FIFO深度不够的本质是你写入数据的速度和读出数据的速率不匹配深度只是一个缓冲池它不能改变长期的速率差只能短期吸收突发。所以在设计时你需要先搞清楚写侧的突发数据量和读侧的实际消耗速率。4.3 异步FIFO的写读控制策略异步FIFO的写使能wr_en是在采集模块里控制的读使能rd_en是在显示模块里控制的。这里有一个必须注意的细节不要在FIFO空的时候读也不要在FIFO满的时候写。虽然异步FIFO自带的空满信号可以防止这种错误但因为空满信号本身也有同步延迟极端情况下仍然会有误读误写。最稳妥的做法是在显示模块里加一个“帧同步”逻辑检测到FIFO中数据量超过某个阈值比如超过半满才开始输出画面否则保持背景色。这种策略的代价是增加了几行的显示延迟但换来的是画面从第一行到最后一行的连续性。我在实际调试中跑过很多次这种“半满才开始读”的做法基本能消除画面撕裂。4.4 帧率不匹配问题最简单粗暴的思路是“采一帧存一帧显示一直读最新完整帧”。用乒乓操作两个FIFO或两块DDR3存储区一帧写入FIFO_A时另一帧FIFO_B被显示模块读走下一帧反过来。这样保证显示模块永远读的是完整的一帧。但在我的简易装置里没有用乒乓操作因为两个FIFO已经占用了不少BRAM资源再搞双倍就太奢侈了。实际采用的办法是写端只有当VSYNC有效且FIFO未满时才允许写入。读端显示模块按VESA时序持续从FIFO读数据当FIFO空时输出黑色像素即丢失部分行数据。这个方案在静态画面下表现不错动态画面会有轻微撕裂感但作为“简易图像采集装置”完全够用。不追求完美适合入门。5. VGA/HDMI显示输出时序生成与画面校正5.1 VGA时序速成VGA接口的时序由行同步、帧同步、有效显示区域和消隐区间组成。720P的VESA时序参数是参数像素/行数行总周期1650 个像素时钟行有效区域1280 个像素时钟行前沿H Front Porch110 个像素时钟行同步脉冲H Sync Pulse40 个像素时钟行后沿H Back Porch220 个像素时钟帧总周期750 行帧有效区域720 行帧前沿V Front Porch5 行帧同步脉冲V Sync Pulse5 行帧后沿V Back Porch20 行生成这个时序的逻辑很简单就是两个计数器一个数像素一个数行。但初学者很容易犯的一个错误是——行同步脉冲和帧同步脉冲的极性搞反。VESA规范里有些分辨率要求行同步是正极性帧同步是负极性。如果极性设反显示器会提示“无信号”或者画面严重偏移。我的板载VGA DAC是普通的权电阻网络所以输出的是模拟RGB信号时序要求和标准VESA一样。你要做的只是用PLL生成合适的像素时钟然后写两个计数器。5.2 从FIFO读数据到VGA输出的流水设计显示模块的读数据过程也是逐行扫描的。当行计数器在有效区域、列计数器也在有效区域时给FIFO发送读请求FIFO输出16位RGB565再拆成R、G、B三个通道分别送到DAC// RGB565拆分 assign vga_r pixel_data[15:11]; // 5 bits assign vga_g pixel_data[10:5]; // 6 bits assign vga_b pixel_data[4:0]; // 5 bits这里有一个细节要注意VGA DAC的输入位宽是固定的比如我的板子RGB各8位共24位而RGB565只有16位。如果要直接用低位补零即可。如果你用的是HDMI接口则需要把RGB565先转成RGB888再经过TMDS编码。我当时为了快速验证先用VGA排线接旧显示器跑的画面确认正常后才加HDMI的转换逻辑。5.3 图像整体偏移和颜色问题的排查画面偏移是VGA调试中最常见的现象。我第一次上电时画面整体左移了一截右侧有一道黑边。查了很久最后发现问题出在VGA时序的行前沿设置上——不同显示器的 tolerance 不同有的显示器对行前沿的最小值有要求如果设得太小画面就会偏移。颜色问题也很容易踩坑画面偏绿RGB565的高字节和低字节顺序反了数据线的高低字节接反。检查一下采集模块的拼接顺序。画面偏红或偏蓝可能是配置成了RGB565的另一字节序有些Sensor支持RGB565的BGR顺序调整0x4300寄存器相关位。画面整体发暗OV5640的ISP的一些处理可能被关闭了检查寄存器0x501F是否设成了0x01而不是0x00。5.4 帧同步控制为什么画面会滚屏VGA显示器需要稳定的帧同步信号如果帧同步信号不稳定或者频率低于60Hz太多显示器画面会滚屏。滚屏的本质是显示器的扫描位置和摄像头帧信号的写入位置不同步两帧图像在屏幕上交错显示。我实测过当摄像头帧率是30fps而显示器帧率是60fps时如果不做帧同步画面每隔几秒就会轻微跳动一下。解决办法是在显示模块中检测VSYNC信号的上升沿只有在新的帧信号到来时才清零显示行计数器。或者更简单一点确保VGA的VSYNC频率和摄像头的帧率有一定整数倍关系60和30就是2倍关系然后在行计数到第720行时重新同步一次。实际调通后画面稳定不滚屏颜色正常几乎没有撕裂感只有动态画面偶发的小瑕疵这才算“基本能用”。6. 调试中的典型异常现象与排查工具链6.1 SignalTap的使用心得比示波器更好用在某些场景在FPGA调试图像采集项目时SignalTap或者Vivado里的ILA比示波器好用得多——虽然示波器能测真实模拟信号但SignalTap可以直接抓FPGA内部的信号波形和寄存器状态不需要焊线也不用担心探头容性负载影响信号质量。我最常用的一组SignalTap抓取信号是scl、sdaSCCB总线的实际波形vsync_d2、hsync_d2、pclk_d2同步后的行场信号wr_en、rd_en、fifo_full、fifo_emptyFIFO状态pixel_cnt当前行内的像素计数vga_x、vga_yVGA扫描坐标通过观察这些信号的波形可以快速定位是初始化问题、采集问题还是显示问题。不过SignalTap也有个坑它需要额外占用FPGA的逻辑资源和BRAM如果你的设计已经吃掉了90%的BRAM加一个深度的ILA可能直接编译不过。建议在调试阶段保留足够的余量等全部调通再删掉ILA重新编译。6.2 黑屏问题排查全链路“黑屏”是出现频率最高的问题但黑屏的根因可能五花八门。我总结了一个排查顺序你自己遇到时可以按这个顺序走确认摄像头有没有初始化成功用SignalTap抓SCCB总线的SDA信号看是否有ACK。如果SDA在写完第8个bit后一直是高电平说明设备没有响应检查接线和上电时序。确认VSYNC、HSYNC、PCLK是否产生这三个信号只要有任意一个没有数据采集就是空的。用SignalTap直接观测引脚内部信号注意需要先完成IO约束。确认FIFO是否有数据写入看wr_en是否周期性拉高以及FIFO的写数据计数是否递增。如果wr_en一直为0问题在采集模块如果wr_en有效但没有数据问题在数据拼接逻辑。确认VGA时序是否正常用显示器显示纯色测试画面比如全红如果纯色正常说明VGA通路没问题如果连纯色都不正常那就是VGA时序生成或DAC的问题。确认FIFO读取是否正常在显示模块里固定输出一个特定颜色比如绿色如果显示器能显示绿色说明通路正常再检查读出的像素数据是否和写入的一致。这个顺序的核心思想是从后往前排查——“先确认通路再确认数据”。如果你一上来就怀疑数据拼接错误但VGA通路本身有问题排查半天都是白费。6.3 白屏/花屏问题的处理花屏通常说明数据通路是通的但数据本身不正确。我遇到过的花屏原因有三种像素时钟和行有效窗口不对齐导致每行数据错位画面呈“斜条纹”。解决办法是重新检查HSYNC有效期间的PCLK计数逻辑确保在正确的时间窗口内采集数据。FIFO的读写地址错乱异步FIFO跨时钟域时格雷码同步如果设计不当偶尔会出现读出的数据是乱序的。这种情况建议换成Xilinx原生的FIFO IP核而不是自己写异步FIFO。RGB数据位序问题如果数据线的D[9:0]和FPGA引脚约束对应错位画面会呈现类似“彩色噪点”的花纹但轮廓清晰可辨。6.4 调试中一个容易忽略的点引脚约束的准确性最后强调一个最基础但最容易被忽视的问题——引脚约束。很多人以为“引脚约束就是把原理图上的网络名复制过去”但实际中有几个坑bank电压不同OV5640接口所在的bank和DAC、晶振所在的bank电压可能不同这会影响IO标准的设置。我用的是LVCMOS33但有的开发板上相关bank是2.5V供电设LVCMOS33反而不对。引脚分配冲突FPGA开发板的原理图和自己画的原理图不一样同一个引脚可能被多个外设复用。在编译时一定要检查有没有Vivado或Quartus报的引脚冲突warning。我遇到过编译能过但引脚被复用导致的怪问题查了好久才发现是Vivado默认“允许引脚复用”引起的。DDR约束如果使用DDR3缓存引脚约束会更复杂需要添加相应的时序例外约束set_false_path等否则会出现时序收敛失败或间歇性错误。7. 一些值得升级的方向和最终体会整套装置跑通之后如果你还想继续往下走有几个方向性价比很高加DDR3/DDR4缓存目前的FIFO方案在720P下已经比较吃紧如果想跑到1080P或者实现多帧缓存DDR是必须的。Artix-7系列有现成的MIG IP核可以驱动DDR3数据通路大致是采集模块-写DDR-读DDR-显示模块。图像处理算法FPGA做图像处理才是它真正的用武之地——比如灰度化、二值化、边缘检测Sobel、中值滤波、直方图均衡。这些算法在CPU上跑是串行的在FPGA上可以通过流水线实现逐像素处理速度优势非常明显。MIPI接口OV5640本身也支持MIPI CSI-2输出如果你后续想接树莓派、Zynq或者需要更高带宽的传感器MIPI是绕不开的方向。但MIPI的物理层时序和协议解析比DVP复杂不少建议先把DVP玩熟再上MIPI。加一个简单的OSD叠加在画面角落叠加一些字符或标志位比如当前的帧计数、时间戳这个逻辑用FPGA做非常简单对调试也很有帮助。最后说一点个人感受。这个项目看起来只是一个“简易图像采集装置”但它实际上覆盖了FPGA开发最核心的几个环节外设初始化协议模拟SCCB、跨时钟域数据同步异步FIFO、时序生成VGA、数据通路调试SignalTap。把这套链路完整走一遍你对“FPGA的数据流思维”会有一个质的理解——它不像CPU那样按指令一条条执行而是像一个精心设计的流水线每个模块在各自的时钟域里并行运转通过握手信号和数据通路互相协作。我踩过的最大一个坑不是某个模块写不出来而是“总觉得是某个模块的问题”结果来回改代码浪费了整整一个晚上。后来我养成了一个习惯不管怀疑哪里先用SignalTap把关键节点的波形都抓一遍用数据说话再动手改代码。这个习惯建议你也养成。
