1. 项目概述数码管显示与计数器能做什么数码管显示实验是FPGA入门绕不开的一个经典环节尤其是“计数器实现”这个版本——用按键或时钟驱动一个计数逻辑把数值实时显示在数码管上。很多人觉得这不过是一个“点灯升级版”但实际做下来你会发现这里面牵扯到动态扫描时序、分频精度、多bit同步处理、FPGA开发板外部引脚的约束等一堆细节任何一个环节出了问题显示就是乱的、闪的、或者干脆不亮。先说清楚这个项目到底是什么它本质上是一个“计数器 显示驱动”的组合系统。计数器负责从0到某个上限循环累加或者根据按键步进数码管负责把当前的数值稳定地显示出来。它解决了什么问题解决了FPGA入门者从“纯逻辑仿真”跨到“实际硬件跑起来”的第一个关卡——你写的代码不再只是波形图上的时序而是真正能看到、能摸到的物理现象。适合谁来参考如果你是刚开始学FPGA开发刚跑通LED流水灯那这个实验就是完美的下一个台阶。你不需要很深的数字电路基础但需要会写基本的Verilog语法会用桌面级开发工具如桌面IDE做综合和下载。整个实验做下来你对模块化设计、时序概念、板级调试的认知都会上一个台阶。2. 核心设计思路与方案选型2.1 数码管动态扫描的工作原理数码管七段数码管本质上就是8个LED灯珠含小数点按“日”字形排列。一个数码管有8个段引脚a~g加dp如果按静态方式点亮每增加一个数码管就要多8个IO口——这在工程上完全不可接受。所以几乎所有开发板都采用动态扫描方案。动态扫描的核心原理靠的是人眼的视觉暂留效应。想象一下小时候玩的那种翻页动画快速翻页时静止的画面会“动”起来。数码管动态扫描也一样在极短的时间内轮流点亮不同位只要刷新频率高于人眼的临界频率大约50Hz以上人眼就会把一个个轮流亮起的位“脑补”成同时点亮的效果。具体到电路上开发板通常会把所有数码管的段选端a~g、dp并联在一起共用8根信号线而每一个数码管的位选端共阴极的公共端则由单独的IO控制。需要显示哪一位就先把对应的段码放到段选总线上再把这一位的位选信号拉低以共阴极为例这位置的数码管就会显示对应的数字。快速切换位选和段选就实现了多位数码管的动态显示。2.2 扫描频率与时序分配的关键考量动态扫描的时序设计是整个实验的核心决策点。我见过很多人上来就直接写一个“循环延时”逻辑也不算频率结果做出来的效果要么闪烁、要么亮度不均。先说刷新频率怎么定。假设你有4位数码管要让整体刷新率达到100Hz那么每一位分配的时间就只有 1/100×4 2.5ms。这个值不能太长太长了你能肉眼看到一位一位轮流闪的效果也不能太短太短了你可能遇到驱动芯片或三极管的开关速度瓶颈。我在实际开发中推荐的分配方式是这样的用一个20位计数器对系统时钟比如50MHz分频产生1ms左右的时基信号。每次时基信号到来时切换当前扫描位。这样30ms内完成4位的完整循环刷新率约133Hz效果非常稳定。但这里有一个容易被忽略的陷阱段选信号只要在整个位选周期内始终保持稳定。在切换位选的那一刻要先把段选切换成下一位的值再打开下一位的位选否则你会看到拖影或者重影。更严谨的做法是在切换期间先关闭所有位选消隐完成段选切换后再打开新位选。这个细节直接决定了显示效果是干净还是“糊”。2.3 计数器位宽与显示范围的取舍计数器本身逻辑非常简单难的是确定位宽和显示范围。这个实验我建议做成一个可配置的计数器比如4位BCD计数范围0~9999刚好对应4位数码管的满量程。这里有个工程上的细节BCD计数和纯二进制计数是不一样的。如果你的数码管直接按二进制转段码那计到10的时候数码管会显示“A”因为二进制1010对应的段码可能是A但这显然不是我们要的效果。所以通常的做法是采用BCD编码即每一个十进制位用4bit表示逢九进一。你可以直接写“if (q 4‘d9) q 4’d0”这样的判断逻辑简单可靠。另外一个决策点是计数时钟来源。很多入门教程默认用系统时钟分频得到的1Hz信号做计数脉冲这样数码管上就能看到秒表效果。但更好的做法是把它拆成“脉冲产生”和“计数”两个独立逻辑计数模块只认脉冲信号不管这个脉冲怎么来的。这样后续你要改成按键步进计数只需要换一个脉冲源比如按键消抖后产生的单脉冲计数模块本身完全不用改。这就是模块化设计的价值。3. 实操过程从代码到板级验证3.1 顶层模块划分与端口定义既然要做模块化设计第一步就是把需求拆清楚。我的方案分成三层分频模块clk_div把50MHz系统时钟分频成1kHz的扫描时钟和1Hz的计数时钟计数器模块counter产生4位BCD计数值显示驱动模块seg_driver负责动态扫描、BCD到段码的译码、位选输出顶层模块只负责例化这三个子模块并把FPGA的外部引脚与内部信号连接起来。这样做的好处是每一层都可以单独仿真验证出了问题能快速定位到具体模块。顶层端口定义我习惯写成这样module top_counter( input wire clk, input wire rst_n, output wire [5:0] sel, output wire [7:0] seg );注意段选信号我们用了8位含小数点位选用6位对应开发板上6位数码管的其中4位。端口名字尽量用缩写综合工具对端口名不敏感但人看着要舒服。3.2 分频模块的完整实现分频模块是后续一切时序的基础。这里我直接给一个带使能输出的分频写法不直接产生高频信号而是产生一个高电平脉冲——这是同步设计的推荐做法。module clk_div( input wire clk, input wire rst_n, output reg pulse_1k, output reg pulse_1hz ); parameter CNT_1K 50_000 - 1; // 50MHz / 1000 50000 parameter CNT_1HZ 50_000_000 - 1; reg [25:0] cnt_1k; reg [25:0] cnt_1hz; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_1k 0; pulse_1k 1b0; end else if (cnt_1k CNT_1K) begin cnt_1k 0; pulse_1k 1b1; end else begin cnt_1k cnt_1k 1b1; pulse_1k 1b0; end end always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_1hz 0; pulse_1hz 1b0; end else if (cnt_1hz CNT_1HZ) begin cnt_1hz 0; pulse_1hz 1b1; end else begin cnt_1hz cnt_1hz 1b1; pulse_1hz 1b0; end end endmodule这里最核心的一点是分频打出来的信号是“一个时钟周期宽度的脉冲”而不是占空比50%的方波。如果你用方波去驱动计数器的时钟端你的计数器可能在一个时钟周期内跳两次取决于触发方式计数就会乱。用脉冲信号的优势就是天然同步不会产生跨时钟域的麻烦。3.3 计数器模块的完整实现计数器模块用BCD方式实现。注意这里我用了3个4bit寄存器分别代表百位、十位、个位。为了省篇幅我先把个位和十位的逻辑写出来。module counter_bcd( input wire clk, input wire rst_n, input wire en, // 使能来自分频模块的脉冲 output reg [3:0] q0, output reg [3:0] q1, output reg [3:0] q2 ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin q0 4d0; q1 4d0; q2 4d0; end else if (en) begin if (q0 4d9) begin q0 4d0; if (q1 4d9) begin q1 4d0; if (q2 4d9) begin q2 4d0; end else begin q2 q2 1b1; end end else begin q1 q1 1b1; end end else begin q0 q0 1b1; end end end endmodule这段代码为什么采用嵌套判断而不是简单的“q q 1”再加进位原因在于BCD计数的特殊性——0到9循环不是二进制的0到15循环。上面这种写法虽然看着啰嗦但综合出来的硬件逻辑非常直观每一级的进位条件就是低位等于9。学过数字电路的同学应该能看出来这就是等效于四个“模10计数器”的级联。如果你嫌嵌套层次太深不好读也可以用一种更简洁的写法先把三位合并成一个12bit的寄存器然后判断每个bit位是否为9。但综合结果差别不大我建议新手先从嵌套版本开始逻辑更清晰。3.4 数码管扫描驱动模块的完整实现显示驱动模块是整个实验最出效果也最容易出bug的部分。这里我按两位扫描来写方便理解后面你再扩展到4位就是复制粘贴加改参数的事。module seg_driver( input wire clk, input wire rst_n, input wire [3:0] bcd0, // 个位 input wire [3:0] bcd1, // 十位 output reg [5:0] sel, output reg [7:0] seg ); reg [14:0] scan_cnt; reg [1:0] scan_pos; // 1kHz扫描时钟 always (posedge clk or negedge rst_n) begin if (!rst_n) scan_cnt 0; else scan_cnt scan_cnt 1b1; end // 每50000个时钟周期切换一次扫描位置 always (posedge clk or negedge rst_n) begin if (!rst_n) scan_pos 2b00; else if (scan_cnt 49999) scan_pos scan_pos 2b01; end // 位选与段码输出 reg [3:0] current_bcd; always (*) begin case (scan_pos) 2b00: begin sel 6b111110; current_bcd bcd0; end 2b01: begin sel 6b111101; current_bcd bcd1; end default: begin sel 6b111111; current_bcd 4b0000; end endcase end always (*) begin case (current_bcd) 4d0: seg 8b11000000; 4d1: seg 8b11111001; 4d2: seg 8b10100100; 4d3: seg 8b10110000; 4d4: seg 8b10011001; 4d5: seg 8b10010010; 4d6: seg 8b10000010; 4d7: seg 8b11111000; 4d8: seg 8b10000000; 4d9: seg 8b10010000; default: seg 8b11111111; endcase end endmodule这里有两个非常关键的细节对新手来说简直是噩梦级别。第一个是位选信号的有效电平问题。如果你的开发板用的是共阴极数码管位选信号低电平有效拉低点亮。我这里的6b111110代表第0位选中最低位为0其余全部为1正好适配低有效。但不同开发板共阳极接法相反你务必仔细看开发板原理图确认有效的极性否则代码写对了板子上就是不亮。第二个是我在段码表里使用的编码是“共阴极段码”。8b11000000对应显示数字0含义是a段和b段点亮时段选信号为低电平共阴极LED为低电平点亮。如果你板子是共阳极的用这个码表会看到“反色”的乱码。解决方案也很简单把每个段码按位取反就行或者直接从厂商例程里抄一套适合你板子的真值表。3.5 约束文件与板级验证写完了代码还不算做完必须有引脚约束。这一步非常枯燥但对工程是必须的。你需要打开约束编辑器或者手动写XDC/ucf文件把顶层端口的clk分配到板上的系统时钟引脚把rst_n分配到按键引脚把sel[5:0]和seg[7:0]分配到数码管对应的FPGA引脚。这里最大的坑是引脚分配对照表。不同开发板的数码管段选和位选接到的FPGA引脚排列完全没有规律有些人靠猜就能撞对但更省事的方法是把开发板厂商提供的demo工程里的XDC文件直接拿来复制修改这样既不会错又能省时间。综合、布局布线、生成bit文件下载到板子上之后理想状态是数码管从000开始每秒加1一直数到999再回零。如果你发现显示数字跳变或者乱码不要急先跑仿真看内部信号大概率是位选极性搞反了或者扫描时基不对。4. 常见问题与排查技巧实录4.1 数码管闪烁或亮度不均匀这个现象我在带人做实验时几乎每周都能遇到。数码管闪烁最常见的原因是扫描频率太低人眼能明显感知到“轮流点亮”的过程。解决方法很简单把扫描时基调短确保每位点亮时间在1~2ms量级。亮度不均匀则更多是因为扫描周期内某一位被点亮的时间比其他位短。比如你用case语句写扫描位置但漏写了某一个位或者因计数溢出导致某个状态停留时间不同。解决办法是比较严格地保证每一位的“点亮时间”相等。做法是把扫描状态的切换做成模N循环不要出现跳变或异步复位导致的状态不完整。还有一个小概率但很诡异的现象某一位特别暗。这通常是位选驱动的三极管或达林顿管性能不一致导致的硬件差异。这类问题只能靠换板子或者更换显示位来解决和代码关系不大。4.2 重影与拖尾问题重影是动态扫描最容易出现的“显示脏”现象。表现是原本应该只显示一个数字的位上隐隐约约能看到前一位数字的影子。根因在于位选切换瞬间前一点的段码还残留在段选总线上。好的解决方式是加入“消隐”处理在切换位选之前先把所有位选都关闭输出无效电平然后更新段选为新值最后再打开新位选的开关。这个操作在代码里加一行就够了sel 6b111111; // 先全部关断 // 再更新段码 seg ...; // 再打开目标位 sel ...;很多人觉得麻烦就跳过这一步结果就是长时间运行的板子出现越来越明显的残影。对于计数器这种固定频率刷新的显示来说消隐方案百利而无一害。4.3 计数器跳数或复位后起始值不对计数器跳数最典型的场景是计数使能信号不是单脉冲而是一个高电平持续的方波。如果你的计数器写的是if (en) q q 1那么只要en为高每个时钟周期都会计数你看到的将不是每秒加一而是快速乱跳。正确的做法是保证en是一个时钟周期宽度的脉冲信号。你在分频模块里产生的pulse_1hz就是这样的信号 —— 它只在每个秒周期来一个时钟脉冲的高电平。但有些人图省事直接把分频后的方波接到计数器的clk上这时候计数行为可能有差异而且在综合工具里对多时钟设计会做特殊处理容易引入时序问题。另外复位后起始值不对通常是异步复位信号在释放时与时钟沿存在竞争风险。保险做法是在复位释放后加一个持续几个周期的高可靠同步复位或者在顶层用一个专门的复位模块来做“上电延时复位”。这个对于FPGA开发入门实验来说稍微进阶了一些但我建议至少知道有这个坑存在。4.4 仿真正常但板子上不工作这是FPGA初学者最容易崩溃的时刻仿真波形完美下载到板子上就是不动。我通常会按以下顺序排查确认引脚约束没有配错尤其是clk和复位引脚。复位引脚如果接到了一个上拉的按键默认高电平没按下时反而是复位状态板子自然“不干活”。确认对板级时钟频率的估计没有偏差。有些板子是12MHz有些是50MHz甚至有些是66.666MHz一旦分频参数按错误的频率计算1Hz脉冲就变成几Hz甚至几十Hz。尝试用LED辅助观察信号。把计数器的最高位或者分频脉冲的输出单独引到LED上看灯闪不闪以此判断内部逻辑是否在跑。确认段码极性。这一步真的不是说笑极性错了显示就是乱码而不是“不亮”。我记得有次一个模拟项目X就只有一句话的差别共阴极和共阳极段码表没换结果调试了一下午。所以我现在每次都会在代码注释里写明“此段码表适用于共阴极数码管”防止后来维护的人踩坑。5. 扩展方向与个人体会这个实验虽然是入门的但它的扩展空间非常大值得多说几句。最常见的是把“自动计数”改成“按键计数”。你需要做按键消抖然后产生一个单脉冲再送给计数器模块。因为计数器模块设计时已经通过en输入来支持任意脉冲源所以你只需要写一个按键消抖模块然后在顶层把扫描脉冲和按键脉冲做一个或的选择就可以了整体改动量非常小。再进一步你可以加入倒计时功能、设置初值功能、暂停和复位功能等。逻辑上都不复杂核心还是计数器与显示驱动这两个模块之间的“接口约定”——只要脉冲接口不变内部随便改。我个人在实际操作中的体会是这个实验真正教会我的不是怎么点亮数码管而是“如何拆分时序问题”。动态扫描里的消隐、分频脉冲的设计、模块间的接口解耦这些思想在你后续学UART、SPI、VGA显示时会反复用到。很多看起来简单的东西被拆开做一遍之后后面的复杂协议对你来说就不再是黑盒了。如果你已经把这个实验跑通了建议再花点时间做一个自我挑战把计数范围改成0~5999并且以秒为节奏递增实际上就是一个简易时钟了。然后再加一个按键来校准。做出来之后你就能说你是真正理解了FPGA开发流程的人而不只是会跑例程。
