:eMCP 电路设计指南)
1 · eMCP 器件基础eMCP 把「一颗 eMMCNAND 控制器 FTL」和「一颗低功耗 DRAM」封进同一个 BGA。它对外暴露两套完全独立的接口与电源域换来的好处是主板面积与布线长度的显著下降代价是封装不可替换、散热密度上升、以及对 PCB 工艺的硬性要求。1.1 什么是 eMCP与分立方案的真实差异常见的误解是「eMCP 就是把两颗芯片粘在一起省点面积」。真正的差异有四层理解这四层才能判断要不要上 eMCP。面积单封装 11.5 × 13 mm 替代「eMMC BGA-153 LPDDR4X BGA-200 两颗 两者间布间距」厂商公开数据典型可节省 40%~55% 的器件占用面积。布线长度DRAM 到 SoC 的走线长度是 LPDDR4X 时序预算的第一杀手。合封把 DRAM die 放在离 SoC 更近的位置配合合理布局可显著压缩走线长度与过孔数量。供应链合封后 eMMC 与 DRAM 的容量组合被锁定DRAM 涨价或缺货时无法单独替换且不同厂商 pin-to-pin 兼容的型号极少。工艺门槛0.5 mm pitch 254 球意味着 PCB 必须上 HDI激光盲孔 via-in-pad且必须配 X-Ray 检测焊点这两项都会抬高单板成本与板厂门槛。下面这张图把两类方案在六个可量化维度上放在一起比较。注意高速信号数量并没有因为合封而减少减少的是走线长度和器件数。eMCP 合封方案 vs 分立eMMC LPDDR4X方案050100150200250300占板面积mm²含周边禁布190250高速信号走线总条数118118需独立设计的电源轨数55BGA 器件贴装次数12X-Ray / AOI 检测点位12供应商 lockstep 程度越高越难替换9515eMCP 合封分立两颗 BGA注面积为量级示意合封 11.5×13 mm 单封装 vs 分立 eMMC BGA-153 LPDDR4X BGA-200 加两者间距「条数」 eMMC 11 根 LPDDR4X x32 双通道约 90 根高速信号两种方案数量相同差异在布线长度与扇出难度。图 1 · eMCP 合封方案与分立方案的六维对比选型判断规则满足以下全部条件时选 eMCP① 主控同时有 eMMC 与 LPDDR 控制器② 板面积紧张穿戴、手持、小型化网关③ DRAM 与存储的容量组合在 2~3 年内不会变④ 板厂可做 1N1 以上 HDI 与 via-in-pad⑤ 项目量能摊薄 X-Ray 与钢网成本。任一不满足回到分立方案。1.2 封装、球数与机械规格eMCP 沿用的是 JEDEC 标准的 FBGA 封装族。封装外形尺寸11.5 × 13.0 mm在代际之间保持了延续性但球数与 ball map 完全不同这是最容易踩的坑。DRAM 代际典型球数外形mm厚度 maxmmPitchmmDRAM 组织备注LPDDR3221-ball11.5 × 13.01.0 / 1.20.51CH × 32 bit老平台为主VDD2/VDDQ 均为 1.2 VLPDDR4 / 4X254-ball11.5 × 13.00.9 / 1.0 / 1.20.52CH × 16 bit当前主流VDDQ 0.6 V4X或 1.1 V4LPDDR5 / 5X297-ball11.5 × 13.01.0 / 1.20.52CH × 16 bit新增 VDD2H/VDD2L 与 WCK需 SoC 支持不可互换警告同为 11.5 × 13.0 mm、同为 0.5 mm pitch221 / 254 / 297 三种球数的 ball map 完全不同且不同厂商、不同容量组合的 254-ball 定义也基本不兼容。更换型号必须重新核对每一个电源球与地球的位置——把 VDD1 的球接到 VSS 网络上上电瞬间即损坏器件。下图给出 eMCP 的内部架构两颗 die、两套总线、一套公共地以及它们与 SoC、PMIC 的连接关系。eMCP 内部架构一颗封装、两颗 die、两套完全独立的总线与电源域eMCP 封装254-ball FBGA11.5 × 13.0 mm0.5 mm pitcheMMC dieNAND 阵列 控制器 FTL ECC / 磨损均衡对外MMC 总线LPDDR4X die2 CH × 16 bit8 Bank / CH16n prefetch对外LPDDR4 总线VSS 公共地两 die 在封装内共享共地是合封最主要噪声耦合路径封装基板Substrate走线 键合线 / 倒装凸块254 个焊球eMMC 信号/电源 ≈ 20LPDDR4X 信号/电源 ≈ 130其余为 VSS / NC / DNUSoC / APeMMC Host控制器MMC 模式LPDDR4 / 4X内存控制器 PHYBootROM片上CLK / CMDDAT0~7 / DS11 根单端最高 200 MHz DDRCK_t/c、CA[5:0]DQ[15:0]×2CHDQS_t/c、DMI≈ 90 根最高4266 Mbps/pinPMIC• VCC 3.3 VeMMC NAND• VCCQ 1.8/1.2 VeMMC I/O• VDD1 1.8 VDRAM Core• VDD2 1.1 VDRAM Core/In• VDDQ 0.6 VDRAM I/O关键事实eMMC 与 LPDDR 的接口、地址、数据、控制、电源在封装内互不共享仅 VSS 共地。因此两总线可独立设计但共地噪声、封装热耦合、启动先后顺序必须统一考虑。图 2 · eMCP 内部架构双 die、双总线、共地1.3 球位分区与引脚定义254-ball 的球位大体可以按功能切分为六个区域。下面的分区图只用于建立空间概念不可作为布线依据。254-ball FBGA 球位分区示意非真实 ball map务必以所选型号 datasheet 为准A1eMMC 信号区CLK / CMD / DAT0~7 / DS / RST_nLPDDR 通道 ACK / CKE / CS / CA / DQ / DQS / DMIeMMC 电源区VCC / VCCQ / VDDI / VSSDRAM 电源区VDD1 / VDD2 / VDDQ / ZQ / VSSNC / DNU / VSF / RFU按 datasheet 处理禁止擅自连接LPDDR 通道 BCK / CKE / CS / CA / DQ / DQS / DMI焊球阵列示意16 列 × 16 行 ≈ 254 球0.5 mm 等间距球数随代际变化LPDDR3 版本常见 221-ballLPDDR4X 版本常见 254-ballLPDDR5 版本多为 297-ball。同是 11.5 × 13 mm球数不同则 ball map 完全不同不可互换。0.5 mm pitch 的硬约束焊球间距 0.5 mm焊盘直径典型 0.25~0.30 mm。常规 dog-bone 扇出无法在球间走线必须采用 via-in-pad 激光盲孔详见 §6.2。A1 角与方向封装一角有 A1 标识凹点/丝印斜角。贴片方向与原理图引脚映射必须对齐错 90° 会直接短路电源与地。禁止把本文球位分区当作 ball map 使用布线前必须拿到具体型号的 ball assignment 表并逐球核对。图 3 · 254-ball FBGA 球位功能分区示意eMMC 侧引脚eMMC 侧是完全标准的 MMC 接口与独立 eMMC 芯片的定义一致只是引脚名常带后缀如CLKm、DAT0m以区别于 DRAM 侧。引脚类型功能设计要点CLKm输入时钟由 SoC eMMC Host 提供上电初始化阶段 ≤ 400 kHz提速后最高 200 MHzHS400 DDR。CMDm双向命令/响应开漏初始化与推挽数据传输两种模式需外部上拉见 §4.2。DAT0~7m双向数据线上电默认只 DAT0 有效由主机配置为 4-bit 或 8-bitHS400 必须 8-bit。DS输出数据选通HS400器件返回给主机的选通时钟主机用它采样读数据需与 CLK 做长度匹配处理见 §6.4。RESETm输入硬件复位低有效默认功能是禁用的需先写 ECSD[162] 使能后才能使用。VCCm电源NAND Flash 核心电源2.7 ~ 3.6 V标称 3.3 V。VCCQm电源控制器与主机 I/O 电源1.8 V1.70~1.95或 1.2 V1.14~1.26由器件型号决定。VDDIm电源内部稳压旁路需外接电容典型 1.0 µF到地用于稳定内部控制器的核心电压容值与位置见 §4.2。VSSm地地与 DRAM 侧 VSS 在封装内共地。LPDDR4X 侧引脚LPDDR4X 采用2 通道 × 16 bit组织每个通道有独立的时钟、命令地址、片选、时钟使能和数据总线。原理图上 A / B 通道必须按 SoC 参考设计一对一连接不允许为布线方便交换 A/B 通道或交换 byte lane——这类错误 ERC 查不出来但会导致训练直接失败。引脚类型功能设计要点CK_t_A / CK_c_A、CK_t_B / CK_c_B输入差分时钟每通道一对。CA 总线在 CK_t 上升沿与 CK_c 下降沿的交叉点采样。CKE_A / CKE_B输入时钟使能高电平激活内部时钟与 I/O低功耗模式的进入与退出由 CKE 跳变控制。上电初始化期间必须保持低。CS_A / CS_B输入片选LPDDR4 中 CS 是命令编码的一部分不是简单的片选。CA[5:0]_A / CA[5:0]_B输入命令/地址复用6 位复用总线通过多周期传输完成命令与地址单速率采样。DQ[15:0]_A / DQ[15:0]_B双向数据总线每通道 16 位双速率。按 byte lane8 位一组分组做等长。DQS[1:0]_t/c_A、_B双向差分数据选通读时由 DRAM 发出边沿对齐写时由控制器发出中心对齐。每 byte lane 一对。DMI[1:0]_A / _B双向数据掩码 / 数据总线反转功能由模式寄存器配置等长时归入所属 byte lane。ODT_CA_A / ODT_CA_B输入CA 总线 ODT 控制LPDDR4X 中该引脚被器件忽略必须固定接到 VDD2 或 VSS不得悬空见 §4.3。ZQ参考阻抗校准参考每个 die 一个 ZQ 引脚须通过240 Ω ± 1%精密电阻接到 VDDQ。RESET_n输入复位低有效拉低复位 die 上的两个通道。上电期间须保持 ≤ 0.2 × VDD2。VDD1电源DRAM Core 电源 11.8 V1.70 ~ 1.95 V。VDD2电源DRAM Core / 输入缓冲电源1.1 V1.06 ~ 1.17 V。VDDQ电源DRAM I/O 电源LPDDR4X 为 0.6 V0.57 ~ 0.65 VLPDDR4 为 1.1 V。两者不可混用。VSS / VSSQ地地die 上的 VSS 与 VSSQ 在封装球上通常合并为 VSS。NC / DNU / VSF / RFU 引脚的处理合封器件因为 die 组合多样球位表里常出现大量非功能引脚。处理原则如下务必逐条对照所选型号的 datasheetNCNo Connect封装内无连接。PCB 上可悬空也可走线但不要接任何网络。DNUDo Not Use内部可能有用但对外禁止连接必须悬空禁止接到任何电源、地或信号。VSFVendor Specific Function厂商自定义功能脚。该端子不应有外部电气连接但可走线以便测试访问。RFUReserved for Future Use预留按 datasheet 要求处理通常悬空或接指定电平。最容易被忽略的一条把 DNU 或 VSF 脚当成 NC 随手接到地或电源是合封器件最常见的「低级致命错误」。建库时必须按 datasheet 的引脚类型字段逐个确认禁止批量赋值。1.4 关键电气参数速查下表汇总 eMCP 设计中被引用频率最高的参数。所有数值均为典型/常见值以所选型号的正式 datasheet 为准。参数eMMC 侧LPDDR4X 侧说明核心电源VCC 3.3 V2.7~3.6VDD1 1.8 V1.70~1.95两路互相独立可来自同一 PMIC 的不同通道I/O / 第二电源VCCQ 1.8 V 或 1.2 VVDD2 1.1 V1.06~1.17VCCQ 电压档位由器件型号决定不可软件切换第三电源VDDI外接旁路电容VDDQ 0.6 V0.57~0.65VDDQ 是 LPDDR4X 与 LPDDR4 的关键差异点最高时钟 / 速率200 MHz DDRHS4004266 Mbps/pin2133 MHz两者不能同时达到峰值受封装热与电源瞬态限制接口电平1.8 V 或 1.2 VVCCQVDDQ 0.6 VSoC 侧 I/O 电源电压必须匹配不匹配需电平转换单端阻抗目标约 50 Ω50 Ω ±10%扇出区可 55 Ω部分平台要求 40 Ω以主控 Layout Guide 为准差分阻抗目标—eMMC 无差分85 Ω ±10%常见 80~90 ΩCK 与 DQS 均为差分对工作温度-25 ℃ ~ 85 ℃商用-25 ℃ ~ 85 ℃商用车规/工控版本可到 -40 ℃ ~ 105 ℃存储温度-40 ℃ ~ 85 ℃-40 ℃ ~ 85 ℃回流焊峰值温度另计见 §8LPDDR4 与 LPDDR4X 的硬件差异只有一处但很致命两者信号定义基本一致唯一的关键差别是VDDQLPDDR4 为 1.1 VLPDDR4X 为 0.6 V。如果硬件需要兼容两种颗粒VDDQ 电源必须设计为可配置PMIC 可编程通道或电阻选配绝不能直接把两档电压并在一起。此外 VDDQ 低至 0.6 V 后噪声裕量极小去耦、平面完整性与 PMIC 输出精度都要相应加严。2 · 接口与工作模式eMCP 的两条总线在协议层毫无关系但在物理层共用一块基板、共用一组地、共用同一个散热路径。理解「哪些要隔离、哪些要协同」是后面所有设计决策的基础。2.1 eMMC 侧总线宽度与速率档位eMMC 侧的速率档位与独立 eMMC 完全一致。上电后总线默认 1-bit 兼容速率由主机通过一系列命令逐步提速。模式时钟数据速率8-bit总线宽度I/O 电平关键前提兼容模式Default / High Speed≤ 26 MHz / ≤ 52 MHz≤ 26 / ≤ 52 MB/s1 / 4 / 8-bit3.3 V 或 1.8/1.2 V上电默认状态HS200≤ 200 MHz SDR≤ 200 MB/s4 / 8-bit1.8 V 或 1.2 V需执行 tuning 流程HS400200 MHz DDR≤ 400 MB/s8-bit 仅1.8 V 或 1.2 V必须先经 HS200 tuning并启用 DSHS400ES增强选通200 MHz DDR≤ 400 MB/s8-bit 仅1.8 V 或 1.2 VDS 常驻不翻转改善时序裕量eMMC 提速不是免费的HS400 要求8-bit 总线 DS 选通 严格的 CLK/DS/DAT 长度关系。如果 Layout 无法保证等长与完整的参考平面实际表现会掉回 HS200 甚至 High Speed且在高低温下出现偶发 CRC 错误。设计阶段应明确目标档位并按该档位约束 Layout而不是「先跑起来再说」。2.2 LPDDR4X 侧双通道架构与 byte laneLPDDR4X 每个 die 内含两个独立通道A / B每通道 16 bit 数据宽度、8 个 Bank、16n 预取。对外表现为两组几乎对称的信号每通道有自己的 CK、CKE、CS、CA[5:0]、DQ[15:0]、DQS[1:0]、DMI[1:0]。等长与布局的基本单元是byte lane8 位数据 一对 DQS 一位 DMI四个 byte lane 各自独立约束互不参考。命令地址组则以各自的 CK 为参考。LPDDR4X 组织架构2 通道 × 16 bit 4 个 byte lane每个 lane 独立等长SoC 内存控制器Channel A PHYCK_t/c_ACKE_A / CS_ACA[5:0]_ADQ[15:0]_ADQS[1:0]_A / DMI[1:0]_AChannel B PHYCK_t/c_BCKE_B / CS_BCA[5:0]_BDQ[15:0]_BDQS[1:0]_B / DMI[1:0]_BByte Lane 0DQ[7:0]_A · DQS0_t/c_ADMI0_AByte Lane 1DQ[15:8]_A · DQS1_t/c_ADMI1_AByte Lane 2DQ[7:0]_B · DQS0_t/c_BDMI0_BByte Lane 3DQ[15:8]_B · DQS1_t/c_BDMI1_B命令 / 地址 / 时钟组• CK_t/c_A / CK_t/c_B差分• CKE_A / CKE_B• CS_A / CS_B• CA[5:0]_A / CA[5:0]_B• ODT_CA_A / ODT_CA_B• RESET_n• ZQ240 Ω → VDDQ按「通道」分组等长参考 CK不与 DQ 混合约束等长规则典型值组内 DQ ↔ DQS±40 ps组内 DQ ↔ DQ±40 psDQS_t ↔ DQS_c±0.5 psCK_t ↔ CK_c±0.5 psCA/CS ↔ CK±65 ps换算40 ps≈ 6.5 mm / 250 mil换算65 ps≈ 10.5 mm / 410 mil具体以主控 Layout Guide 与板厂叠层为准LPDDR4X 的 A/B 通道是器件内部真实存在的两个 DRAM 通道不是网络命名分组。原理图中交换 A/B 通道、或把 DQ 拆到别的 byte laneERC 不会报错但必然导致训练失败。图 4 · LPDDR4X 双通道架构与 byte lane 等长分组合封 DRAM 与分立 DRAM 的一个关键差异合封器件的数据手册通常不提供完整的封装内部走线长度Package Delay。分立 LPDDR4X 颗粒的设计指南会给出 Lp 参数让你参与等长计算而 eMCP 往往只给「按 PCB 长度等长即可」的简化要求。这并不代表可以忽略只是把误差预算转移到了封装设计方。若平台参考设计同时支持分立与合封务必使用对应版本的约束文件不要混用。2.3 两条总线如何互相干扰协议独立不等于电气独立。实际项目中观测到的耦合有三条路径共地阻抗耦合最主要eMMC 与 DRAM 的 VSS 在封装内连通。DRAM 全速读写时的同步开关噪声SSN会通过共地阻抗抬升 eMMC 的地参考表现为 eMMC 在高负载下偶发 CRC 或命令超时。对策保证封装下方有完整、低阻抗的地平面并按 §6.5 布置足够的地去耦与地过孔。电源瞬态耦合若 VCCQ1.8 V与 VDD11.8 V共用了同一路 PMIC 输出而未做隔离DRAM 的瞬态电流会直接调制 eMMC 的 I/O 电源。对策即使电压相同也用磁珠或独立 LDO 隔离各自保留去耦网络。空间串扰eMMC 总线单端、最高 200 MHz与 DRAM 总线最高 2133 MHz在扇出区距离很近。对策在 Layout 上把两侧信号按 §6.3 分区eMMC 信号与 DRAM 信号之间留出隔离带与地过孔墙。2.4 性能与热的耦合eMMC 侧与 DRAM 侧都达到标称峰值时封装总功耗是该器件热设计的最坏工况。实际产品中这两者同时满负荷的场景例如大文件连续写入 内存带宽跑满确实存在因此热设计必须按叠加功耗核算而不是按单侧峰值。3 · 电源系统设计eMCP 有五路需要单独设计的电源。电源设计的目标不是「电压对了就行」而是三件事上电斜升顺序满足器件要求、休眠期间该保持的不能掉、瞬态下电压不跌出窗口。这三条任何一条不满足都会表现为「低温/高温偶发死机」这类极难定位的问题。3.1 五路电源域与 PMIC 分配五路电源的划分、来源与合并灵活性如下图所示。eMCP 的五路电源域三路 eMMC、三路 DRAM其中一路可合并PMIC / 电源树BUCK1 → 3.3 VBUCK2 → 1.8 VBUCK3 → 1.1 VLDO1 → 0.6 VLDO2 → 1.2/1.8 VeMCP 电源球VCCm3.3 VVCCQm1.8 / 1.2 VVDDIm旁路VDD11.8 VVDD21.1 VVDDQ0.6 V每条电源轨在器件背面就近放置去耦电容见 §3.4 的容值与数量表可合并项VDD11.8 V与 VCCQm1.8 V 档在电压相同的前提下可共用一路 PMIC 输出但必须各自保留独立的去耦网络与磁珠隔离避免 DRAM 瞬态反过来污染 eMMC 的 I/O 电源。禁止合并项VDDQ0.6 V绝不能与任何其他电源轨共用VCC3.3 V与 VDD21.1 V也不可合并。0.6 V 电源的特殊要求0.6 V ±5% 的裕量只有 ±30 mVPMIC 需选用输出精度≤ ±2% 的通道并做远端反馈Remote Sense。图 5 · 五路电源域划分与 PMIC 通道分配电源轨标称值范围归属典型电流量级可否与其他轨合并VCCm3.3 V2.70 ~ 3.60 VeMMC NAND 核心读写峰值数十 ~ 数百 mA可与板上其他 3.3 V 合并需评估瞬态VCCQm1.8 V 或 1.2 V±10%eMMC 控制器与 I/O数十 ~ 百余 mA电压相同可合并但需隔离VDDIm内部旁路—eMMC 内部稳压—外接旁路电容不接电源VDD11.8 V1.70 ~ 1.95 VDRAM Core 1数十 ~ 数百 mA与 1.8 V 档 VCCQm 可共用需隔离VDD21.1 V1.06 ~ 1.17 VDRAM Core / 输入缓冲数百 mA激活时不合并VDDQ0.6 V0.57 ~ 0.65 VDRAM I/O数百 mA读写峰值严禁合并VDDI 不是电源输入VDDIm有些厂商叫 VDDi是 eMMC 内部稳压器的旁路/滤波引脚需要外接一个电容典型 1.0 µF到地用于稳定控制器核心逻辑的供电。它不是电源输入不要给它接任何电压。电容的容值、材质与位置须严格按 datasheet 执行接错会直接影响 eMMC 的稳定性与读写性能。3.2 上电时序与斜率要求eMCP 内部两个器件的上电要求需要同时满足。其中 DRAM 侧的要求更严格是时序设计的约束主体。上电时序先 eMMC 就位、后 DRAM 斜升全程 RESET_n / CKE 保持低VCC 3.3 VVCCQ 1.8 VVDD1 1.8 VVDD2 1.1 VVDDQ 0.6 VRESET_n解复位tINIT1 之后CKECKE 拉高开始初始化Ta任一电源达 300 mVTb全部进入工作范围Tc → Tf初始化与训练Ta → Tb ≤ 20 msLPDDR 硬性要求eMMC 已就绪可取 SPL注DRAM 侧电源VDD1/VDD2/VDDQ允许与 eMMC 侧VCC/VCCQ并行斜升但「先让 eMMC 可用、再初始化 DRAM」是软件启动链路的必然要求不是可选的电源时序优化。图 6 · eMCP 上电时序先 eMMC 就位、后 DRAM 斜升DRAM 侧LPDDR4X上电硬性要求斜升顺序VDD1须早于或与VDD2同时斜升VDD2须早于或与VDDQ同时斜升。Ta 之后需满足VDD1 VDD2 − 200 mV且 VDD1 与 VDD2 均 VDDQ − 200 mV。Ta 定义任一电源首次达到 300 mV 的时刻。Ta → Tb所有电源与参考电压进入规定范围的时间间隔不得超过 20 ms。RESET_n上电期间建议保持低电平≤ 0.2 × VDD2器件输出保持高阻Tb 之后至少保持 tINIT1。CKE电压斜升期间必须保持低电平时钟需在 CKE 拉高之前稳定 tINIT2。ODT 输入CKE 被注册为高之前ODT 必须静态保持高或低直到包含 tZQINIT 在内的上电初始化序列结束。地偏移任意 VSS / VSSQ / VSSCA 引脚之间的电压差不得超过 100 mV。eMMC 侧上电要求VCC 与 VCCQ 可独立斜升无严格先后顺序要求以具体 datasheet 为准。上电后需等待规定时间再发第一条命令初始化时钟频率须 ≤ 400 kHz。若使用硬件复位RESETm需先通过 ECSD[162] 使能该功能否则该引脚无效。PMIC 侧的落地做法把五路电源按上表中的归属分成「eMMC 组」与「DRAM 组」分别接到 PMIC 的不同通道并确认 PMIC 的默认使能顺序与时序要求一致。检查 PMIC 各通道的软启动时间soft-start确保从 300 mV 到目标值的时间落在器件要求的斜率范围内斜率过快会产生大的涌入电流过慢则可能超出 20 ms 窗口。把 DRAM 侧的 RESET_n 与 CKE 接到 SoC 的专用控制脚并在原理图上标注「上电默认低」必要时加下拉电阻RESET_n以保证 PMIC 未就绪时不会误释放。若平台支持用 PMIC 的 PGOOD 信号做级联使能VDD1 ready → VDD2 enable → VDDQ enable用硬件保证顺序而不是依赖软件。在原理图上把每一路电源的去耦电容、反馈点、测试点一次画全避免 Layout 阶段临时补件导致位置不佳。最容易被忽略的一条0.6 V 的精度LPDDR4X 的 VDDQ 标称 0.6 V允许范围 0.57 ~ 0.65 V也就是全程只有 ±30 mV 的裕量。PMIC 选型时必须确认① 输出电压精度 ≤ ±2%② 支持远端反馈补偿走线压降③ 负载瞬态响应在 DRAM 全速读写时不会跌出窗口。用「差不多能出 0.6 V」的通用 LDO 直接供电是低温或老化后随机重启的典型根因。3.3 掉电与休眠保持掉电时序是上电时序的镜像但工程上更容易被忽略——因为「关机」通常被认为是不需要设计的。实际上不受控掉电是现场数据损坏的主要来源之一。掉电与休眠DRAM 自刷新期间电源不能断eMMC 写入期间不能断运行时Active• 五路电源全部在位• eMMC 可读写DRAM 全速• 结温受 §7 热设计约束系统休眠Suspend / Self-Refresh• VDD1 / VDD2 / VDDQ 必须保持• CKE 拉低进入自刷新• eMMC 进入 SleepVCC/VCCQ 保持• 若做功耗优化可断 eMMC VCC但• 必须先发 Sleep 命令并确认空闲完全掉电Power Off• VCCQ2 类规则下电期间低电压轨• 不得先于高电压轨跌落• 下电前确保无写入/擦除在进行• 避免不受控掉电硬性判据只要系统需要在休眠后保留 DRAM 内容绝大多数场景都需要VDD1 / VDD2 / VDDQ 三路就必须常供任何一路在自刷新期间跌落DRAM 数据即丢失唤醒后必然崩溃。图 7 · 休眠保持与掉电时序的三种状态下电要求下电期间同样要维持低电压轨不先于高电压轨跌落的原则与 UFS 的 VCCQ2 VCCQ − 200 mV 属同一类规则。下电过程中RESET_n与时钟须保持在 VSS 与电源之间的合法电平不能出现悬空或高于电源的电平。下电前必须确保 eMMC 没有正在进行的写入/擦除操作系统层应先完成 flush 与缓存回写。应避免不受控掉电。若产品存在电池可插拔、外部供电可突然断开的场景需要额外的掉电检测与紧急保存机制。3.4 去耦与旁路电容布置去耦电容的位置比容值更重要。合封器件的电源球数量有限且集中在特定区域去耦电容必须放在器件背面的对应位置通过最短路径连到电源球与地。电源轨推荐配置每路位置要求说明VCCm3.3 V1 × 10 µF 2 × 0.1 µF器件背面靠近 VCC 球≤ 3 mm大电容储能小电容抑制高频瞬态VCCQm1.8/1.2 V1 × 4.7 µF 2 × 0.1 µF器件背面靠近 VCCQ 球与 VDD1 共用电源时需额外隔离VDDIm1 × 1.0 µF按 datasheet紧靠 VDDI 球回路最短内部稳压旁路容值严禁随意更改VDD11.8 V2 × 4.7 µF 4 × 0.1 µF背面 DRAM 电源区正下方Core 电源瞬态电流较大VDD21.1 V2 × 10 µF 4 × 0.1 µF背面 DRAM 电源区正下方激活电流峰值最高的轨VDDQ0.6 V4 × 10 µF 6 × 0.1 µF背面紧贴 VDDQ 球优先布通裕量最小优先保证电容材质与直流偏置0.6 V 与 1.1 V 电源上的 10 µF 电容建议选用X5R / X7R 材质、额定电压 ≥ 6.3 V的型号。小封装如 0402 / 0201的 MLCC 在直流偏置下容值衰减非常明显标称 10 µF 的 0402 电容在 0.6 V 偏置下实际可能只剩一半。选型时必须查看厂商的 DC Bias 曲线按实际有效容值配置。3.5 电源完整性纹波、瞬态与平面纹波目标VDDQ0.6 V建议控制在 ±2% 以内约 ±12 mVVDD2 与 VDD1 建议 ±3% 以内VCC 与 VCCQ 建议 ±5% 以内。以器件 datasheet 与 SoC 电源设计指南的更严者为准。平面完整性每条电源轨在封装下方应有相对完整的铜皮区域避免被信号过孔打成筛子。若必须开槽需评估回流路径。地优先在层数紧张时牺牲电源平面也要保住完整的地平面。地是所有高速信号的回流路径也是抑制共地噪声的唯一手段。过孔数量每个电源/地球至少对应一个过孔电源球密集处应使用过孔阵列降低阻抗与热阻。测量点每条电源轨预留一个可测量的测试点建议放在背面电容两端便于 Bring-up 阶段用示波器实测纹波与斜升顺序。4 · 典型应用电路eMCP 的原理图本身并不复杂——大部分工作是「按对」引脚按对、电平按对、上下拉按对、电源域按对。本章给出每一侧的参考电路与元件取值以及那些容易被忽略的细节。4.1 系统互连总览下图是完整的系统连接关系SoC 的两组控制器分别连到 eMCP 的两个区域PMIC 提供五路电源去耦电容集中在器件背面。系统互连总图eMCP 居中eMMC 总线向左上、DRAM 总线向左下、电源在背面SoC / APeMMC Host 控制器MMC 模式支持 HS400 / DSLPDDR4/4X 控制器 PHY2 CH × 16 bit支持训练BootROM上电先从 eMMC 取码GPIORESET_n / CKE 控制eMCP254-ball FBGAeMMC 侧CLKm / CMDm / DAT0~7m / DSVCC 3.3 V / VCCQ 1.8 V / VDDIRESETm≈ 20 个球含电源与地LPDDR4X 侧CK/CA/CS/CKE DQ×32 DQS×4VDD1 1.8 / VDD2 1.1 / VDDQ 0.6ZQ / ODT_CA / RESET_n≈ 130 个球含电源与地eMMC 总线11 根单端目标HS400 200 MHz DDR长度匹配见 §6.4LPDDR4X 总线约 90 根目标4266 Mbps点对点byte lane 等长见 §6.4两组信号之间设隔离带 地过孔墙PMIC五路电源 时序控制背面去耦电容区紧贴电源球VDDQ / VDD2 优先其次 VDD1 / VCC / VCCQ图 8 · SoC 与 eMCP 的系统互连总图4.2 eMMC 侧参考电路eMMC 侧的外部元件很少但每一个都有明确作用。eMMC 侧参考电路上拉、源端串阻、VDDI 旁路、去耦VCCQ1.8 V 或 1.2 V由器件型号决定CLK→R1源端串阻 R1 0 ~ 33 ΩCMD↔Rpu上拉 10 kΩSoC 内部上拉使能时可省DAT0↔Rpu必上拉 10 ~ 100 kΩ忙指示DAT1↔Rpu上拉可与其他 DAT 共用阻排DAT2~7↔Rpu上拉可与其他 DAT 共用阻排DS←R1器件输出不上拉、不串阻直连 SoCVDDIC 1.0 µF按 datasheet「内部稳压旁路」不接电源、不接其他网络GNDVCC / VCCQ 去耦• VCC1 × 10 µF 2 × 0.1 µF• VCCQ1 × 4.7 µF 2 × 0.1 µF• 全部放在器件背面回路长度 ≤ 3 mm• 每颗电容至少一个独立地过孔注上拉电阻的具体取舍取决于 SoC 侧是否已集成可配置上拉。若 SoC 内部上拉可编程且默认使能外部上拉可省略以节省面积若不确定按「CMD 与 DAT0 必上拉」的最保守方案设计。图 9 · eMMC 侧参考电路上拉、串阻、VDDI 旁路、去耦逐项说明CMDm 上拉CMD 在初始化阶段工作在开漏模式必须有上拉才能输出高电平。典型取值 10 kΩ范围 4.7 kΩ ~ 100 kΩ取决于总线电容与速率。若 SoC 侧已集成可编程上拉且默认使能可省略外部电阻。DAT0~7m 上拉DAT0 在器件忙时会被拉低作为忙指示必须上拉。其余数据线在部分设计中可不上拉但保守做法是全部上拉代价只是几颗电阻高速模式下上拉过强会增加边沿时间因此不建议用小于 4.7 kΩ 的阻值。DS 不上拉DS 是器件在 HS400 模式下返回给主机的选通信号属于单向输出上拉或串阻都会破坏波形应直接连接。CLKm 串阻0 ~ 33 Ω 的源端串阻用于抑制过冲与振铃。具体取值需要结合实际走线与 SoC 驱动能力建议原理图预留 0 Ω 位置Bring-up 时用示波器实测后确定。VDDIm 旁路电容典型 1.0 µF紧靠引脚放置。该引脚不是电源输入接任何其他电压都可能损坏器件。RESETmeMMC 的硬件复位功能默认是关闭的需要先写 ECSD 字节 [162] 的 bit[1:0] 0x1 使能之后该引脚才生效。原理图阶段确认 SoC 侧驱动方式推挽或开漏与默认电平即可。4.3 LPDDR4X 侧参考电路DRAM 侧的外部元件更少几乎只有电阻与电容但ZQ 与 ODT_CA 的连接方式是硬性的接错就无法训练。LPDDR4X 侧参考电路ZQ 校准、ODT_CA 固定、RESET_n / CKE 默认电平ZQ 校准电阻ZQ ── 240 Ω ±1% ──→ VDDQ0.6 V每个 die 一个 ZQ 引脚精度必须 1%电阻须紧靠器件放置走线尽可能短ODT_CALPDDR4X该引脚在 LPDDR4X 中被器件忽略必须固定接到 VDD2 或 VSS不得悬空ODT 功能由 MR11 / MR22 通过模式寄存器控制RESET_n / CKERESET_nSoC GPIO 驱动 10 kΩ 下拉保证 PMIC/SoC 未就绪时为低≤ 0.2 × VDD2CKESoC 驱动 下拉斜升期间保持低解复位与 CKE 拉高的时序由控制器固件保证三路 DRAM 电源VDD1 1.8 V2 × 4.7 µF 4 × 0.1 µFVDD2 1.1 V2 × 10 µF 4 × 0.1 µFVDDQ 0.6 V4 × 10 µF 6 × 0.1 µF信号连接要点• 全部点对点直连不做 T 分支、不加外部端接电阻• ODT 由 die 内终端完成PCB 上不需要端接网络• CK_t/c 与 DQS_t/c 为差分对全程同层、参考地平面• A / B 通道严格按 SoC 参考设计一对一连接• DQ / DQS / DMI 按 byte lane 分组不得跨组交换• 差分对为 DC 耦合串接电容仅用于调试预留量产不贴图 10 · LPDDR4X 侧参考电路ZQ、ODT_CA、RESET_n、去耦两个必须记住的连接ZQ240 Ω ± 1% 精密电阻接到 VDDQ不是到地。这是输出驱动强度与片内终端电阻的校准基准1% 的精度要求不能妥协也不能用普通 5% 电阻替代。ODT_CALPDDR4X 中该引脚被器件忽略必须固定接到 VDD2 或 VSS绝不能悬空。LPDDR4 中它配合模式寄存器控制 CA 总线 ODT而 LPDDR4X 的 ODT 完全由 MR11 / MR22 控制。4.4 原理图设计检查要点电源网络命名把 eMMC 与 DRAM 的电源分开命名例如VCC_EMMC、VCCQ_EMMC、VDD1_DRAM、VDD2_DRAM、VDDQ_DRAM避免 Layout 与调试时混淆。信号命名DRAM 信号名应包含接口、信号、序号与通道例如LPDDR4_DQ0_A、LPDDR4_DQS0_T_A。这样 PCB 工程师可以直接按命名建立 byte lane 约束组。差分对标记CK_t/c 与 DQS_t/c 必须在原理图阶段就标记为差分对并带入 PCB 约束。NC 与 DNU建库时逐球核对类型禁止批量赋值。测试点五路电源各留一个测试点eMMC 的 CLK 与 CMD、DRAM 的 CK 与 DQS 建议在背面留可探测的过孔见 §9。后续章节请下载「芯参谋」查看……篇幅原因, 还有12章· 详见芯参谋→方案设计当前分享仅开放前5章正文。详细资料请在芯参谋客户端中打开完整文档。打开路径解决方案应用市场分析 - 原理方案设计 - 存储DRAM合封系列产品方案 - eMCP_电路设计指南 下载芯参谋阅读完整报告相关报告 · 1GateDriver_量产驱动不良_量产排查调试解决方案NAND_MCP_软件设计规范原理方案设计笔记本(NB)_市场分析市场应用分析SPI_四种工作模式_技术报告调试解决方案足式机器人(Legged Robot)_市场分析市场应用分析相关报告 · 2网络摄像机(IPC)_市场分析市场应用分析Linux_SD_NAND_驱动开发指南原理方案设计车联万物(V2X)_市场分析市场应用分析量产烧录参数卡模板_通用SOP调试解决方案烧录成功但不开机_SPI_NAND_量产排查调试解决方案
