简介2021年电子科技大学计算机学院「解决控制冒险问题」实验报告PDF面向学习计算机体系结构、希望深入理解流水线CPU设计的本科生及自学者。报告基于Verilog HDL流水线CPU系统讲解无条件跳转JUMP与条件跳转BNE/BEQ指令引发的控制冒险问题重点展示在ID级增加比较器提前生成id_z信号、通过nop部件将IF级指令替换为空指令以废弃错误指令等解决思路并阐述转移地址在ID级完成偏移计算、转移指令占用两个时钟周期的原理以及控制冒险与数据冒险结合时的处理策略同时介绍Xilinx ISE 14.7仿真验证流程。全文共1个PDF文件打包大小1.34MB包含修改后的电路结构图、Control Unit关键代码、顶层模块修改代码及仿真验证指令序列。目前已有838人学习下载。对于需要完成同类实验、备考或通过完整报告复盘流水线冒险消除方法的读者这份材料提供了从控制冒险原理、电路结构图、Verilog代码修改到仿真指令序列验证的完整闭环参考。1. 一份2021某高校-计算机体系结构实验报告04难的是让波形替你开口说话一份“2021某高校-计算机体系结构实验报告04.pdf”给我第一印象不是CPU难写而是不少人根本不知道这份报告对应哪次实验。体系结构课程里第四次的常见形态是五级流水线处理器设计少数变体会做成Cache模拟器报告的核心证据不是代码本身而是仿真波形里那几个冒险处理信号有没有在正确的周期动作。本文按“先定位实验形态 → 按可复现的顺序写RTL → 用波形验证 → 排坑 → 整理报告素材”推进新手能照着落地熟手可以直接跳到避坑章节。这篇笔记适合正在写或补这份实验报告、想在有限时间里把流水线关键机制讲清楚的同学。2. 实验04的任务拆解先搞清楚你手里的报告到底要验证什么拿到一份只有标题没有正文腹稿的实验报告第一反应不该是“去找别人那份抄”而是先看这份报告的骨架能反推出什么。实验04在多数高校课程里是承上启下的一次前面实验做过单周期CPU或简单运算器后面可能接Cache或中断而这次实验的核心价值在于让你亲眼看到“指令并行执行时数据到底怎么乱起来又怎么被救回来”。下面三步是我处理这类报告的固定动作能帮你快速确认自己要交付什么。2.1 从报告目录反向拆出四个必交模块常见报告04的目录结构其实高度相似无非是任务描述、总体设计、模块实现、仿真验证、问题记录这几块。这结构本身就是实验任务书的一种映射你可以倒着用它确认边界如果报告里有指令集清单和数据通路图说明要求你设计处理器而不是只填代码如果报告里有CPI、stall周期这类统计说明实验明确要求做性能分析不能只交“能跑”。我一般把必交内容拆成四件事第一指令集与数据通路设计说明要能画出五级划分第二RTL源码至少包含寄存器堆、ALU、控制译码、流水级寄存器、冒险处理单元第三仿真测试程序与波形截图波形必须覆盖数据冒险和控制冒险第四性能结论哪怕只是一张CPI对比表。把报告映射到这四件事上你就知道“缺哪补哪”而不是漫无目的地重写一遍。这里有个判断技巧从目录看有没有“波形分析”或“仿真结果”章节。如果报告正文里连一张带信号名的波形图都没有只有终端打印结果说明原作者多半只跑了功能验证没深究时序这类报告即使代码对评阅时也很容易被扣分。反过来如果你的报告目录里波形章节足够厚就已经赢了一半。2.2 判定是流水线CPU还是Cache模拟器看三个关键词实验名不拆开看很多人会把流水线CPU和Cache模拟器搞混因为两者都属于“体系结构实验”范畴。判定方式很简单看报告里反复出现的词。出现CPI、冒险、转发、stall、流水级这套词是流水线CPU出现命中率、缺失率、LRU、块大小、替换策略这套词是Cache模拟器。两个方向工作量差很多别做错方向。我用一个表把两者的差异列出来方便你对照自己手里的报告或任务书判定线索流水线处理器实验Cache模拟器实验核心指标CPI、stall周期、分支代价命中率、缺失率、平均访存时间输入形式汇编或二进制指令序列地址访问序列或trace文件核心硬件单元IF/ID/EX/MEM/WB五级寄存器、转发单元标记阵列、索引、LRU替换逻辑报告重头数据通路图与冒险处理波形容量、相联度、替换策略对比推荐起点单周期CPU改造地址映射与替换策略代码如果你手上的报告04是Cache模拟器形态后面章节里关于仿真验证和避坑的思路仍然通用但寄存器堆、转发单元那些代码就不需要照搬。多数情况下第四次实验默认是流水线处理器这也是本文展开的主线。无论哪个方向报告里能做对比实验一定比只跑一个配置分高这条规则两个方向都成立。2.3 决定工作量和报告分数的三个分水岭同样是实验04不同年份、不同老师的要求差异很大三个分水岭直接决定你要投入多少时间。第一个分水岭是指令集子集大小。最精简的版本只要求add/sub/lw/sw/beq五条指令寄存器堆加ALU再加一个比较器就能搞定控制真值表只有五行完整版会加入slt、andi、ori、sll、jr等每条指令都意味着控制信号要多一列综合时间和排错范围都变大。判断方法报告里指令表超过十条按完整版准备只有四五条按精简版准备。第二个分水岭是冒险处理策略。只做stall不写转发的版本代码量小但遇到连续ALU指令就会连续停两拍报告里性能分析完全没法看转发加stall的组合才是主流也是评分关注点。第三个分水岭是是否需要上板验证。若任务书要求下载到FPGA跑时钟分频多出约束与调板时间若只要求RTL仿真综合warning可以基本忽略。这三个分水岭里最容易被低估的是第三个。很多人把功能仿真跑通了就觉得实验做完结果报告里只有一张ModelSim截图没有上板照片也没有性能数据被问“stall了几个周期”就答不上来。评分通常不是看代码多漂亮而是看你有没有把每个设计决策讲出理由。3. 从单周期到五级流水RTL落地顺序与关键参数确定了实验方向后具体写代码的顺序比代码本身更重要。直接对着五级流水线结构硬写很容易陷入“信号满天飞、不知道谁没连上”的困境。我给你的建议是先写一个能跑通的单周期版再做流水化改造最后补冒险处理。这条路径在多次课程实验里被验证过能省下的排错时间远超多写一遍代码的成本。3.1 先写单周期再改流水线到底省在哪单周期CPU的代码二三百行就能覆盖完整数据通路PC、指令存储器、寄存器堆、ALU、数据存储器、控制译码。它最大的价值是让你先建立“一条指令从取指到写回”的完整链路确认每个控制信号的真值表是自洽的。等这条链路稳定后再在每两个功能段之间插入一级流水寄存器单周期里的组合逻辑会被切分成五段时序自然就清晰了。我习惯的落地顺序是先写PC和指令存储器让取指地址能递增再写寄存器堆和ALU跑通add类指令接着写数据存储器和lw/sw让访存指令生效然后补控制译码把所有指令的控制信号整理成一张真值表最后才切流水寄存器、补冒险单元。每一步都能用一个小测试波形验证而不是等到全部写完再统一调试。这个顺序也适合写进报告先描述基础数据通路再描述流水化改造逻辑上层层推进。切流水时有个容易被忽略的点单周期版本里信号都是组合逻辑直接连改成流水后每级之间的信号必须打一拍。常见的翻车现场是控制信号没有跟着数据走比如EX段指令改了寄存器目标但写回信号WB还沿用旧值导致写错寄存器。解决办法是把控制信号在流水寄存器里原样同步传递每个流水级寄存器保存该级需要的控制位。3.2 寄存器堆与IF/ID寄存器组合读口是转发的前提寄存器堆是流水线的心脏它的读端口设计直接决定转发能不能生效。实验里标准的寄存器堆是32个32位寄存器、两个读口一个写口。关键要求是读口用组合逻辑直接输出写口在时钟上升沿写入。因为流水线需要在同一个周期内同时读EX段需要的源操作数和写回WB段的结果如果读口也是时钟沿触发EX段拿到的就是上一个周期的旧值转发逻辑就没有意义了。下面这个寄存器堆是课程实验里最常见的写法参数和端口都适合直接嵌入报告module regfile #( parameter WIDTH 32, parameter ADDR 5 )( input wire clk, input wire we, input wire [ADDR-1:0] raddr1, input wire [ADDR-1:0] raddr2, input wire [ADDR-1:0] waddr, input wire [WIDTH-1:0] wdata, output wire [WIDTH-1:0] rdata1, output wire [WIDTH-1:0] rdata2 ); reg [WIDTH-1:0] mem [0:(1ADDR)-1]; integer i; initial begin for (i 0; i (1ADDR); i i 1) mem[i] 0; end assign rdata1 mem[raddr1]; assign rdata2 mem[raddr2]; always (posedge clk) begin if (we) mem[waddr] wdata; end endmodule这里需要看懂三个关键点第一raddr1/raddr2的组合读意味着rdata1/rdata2的值在地址变化后立刻更新不等待时钟第二写口是同步写waddr和wdata在时钟上升沿才写入mem第三initial块给所有寄存器清零避免仿真时出现x态。这个清零在报告里要说明否则波形里一开头全是红叉评阅会觉得你没做初始化。接着是流水级寄存器。IF/ID寄存器要保存PC和指令字并处理stall和flush两种异常情况。stall期间寄存器保持原值flush期间清零以插入气泡。这里有个优先级顺序必须写对stall优先级高于flush因为如果既暂停又清空暂停的那条指令就被错误丢掉了。条件分支跳转时一般只需要flush不需要stall。always (posedge clk) begin if (stall) begin // 保持原值等待load-use阻塞结束 end else if (flush) begin ifid_pc 32h0; ifid_instr 32h0; // 等效于nop end else begin ifid_pc pc_plus4; ifid_instr instr; end endfluseh分支时的用途要讲清楚分支指令在EX段才判断跳转方向此时IF段已经取了下一条指令ID段也译码了再下一条这两条都不该执行。把IF/ID和ID/EX两级寄存器同时清零相当于用两个气泡填掉错误取入的指令。3.3 转发单元三选一的数据源与优先级陷阱转发是流水线实验报告里最值得写清楚的部分也是评分老师最爱追问的部分。它的本质是EX段需要源操作数时数据不一定来自寄存器堆的旧值而可能来自EX/MEM段刚算出的结果或MEM/WB段即将写回的结果。转发单元就是根据指令的目标寄存器号和写使能信号选出正确的数据源。一个典型转发单元的完整逻辑如下module forwarding ( input wire [4:0] id_ex_rs, input wire [4:0] id_ex_rt, input wire [4:0] ex_mem_rd, input wire [4:0] mem_wb_rd, input wire ex_mem_regwrite, input wire mem_wb_regwrite, output reg [1:0] forward_a, output reg [1:0] forward_b ); always (*) begin forward_a 2b00; forward_b 2b00; // 源操作数来自EX/MEM段结果优先 if (ex_mem_regwrite (ex_mem_rd ! 5b0) (ex_mem_rd id_ex_rs)) forward_a 2b10; else if (mem_wb_regwrite (mem_wb_rd ! 5b0) (mem_wb_rd id_ex_rs)) forward_a 2b01; // forward_b 逻辑与 forward_a 相同对应 id_ex_rt if (ex_mem_regwrite (ex_mem_rd ! 5b0) (ex_mem_rd id_ex_rt)) forward_b 2b10; else if (mem_wb_regwrite (mem_wb_rd ! 5b0) (mem_wb_rd id_ex_rt)) forward_b 2b01; end endmodule这里forward_a/forward_b的编码含义要记牢00表示来自寄存器堆10表示来自EX/MEM段01表示来自MEM/WB段。两个条件同时命中时EX/MEM段必须优先因为它离EX段更近、数据更新如果写成mem_wb先判断会拿到已经过时的值且可能覆盖正确结果。另外目标寄存器号为0时必须屏蔽转发因为零寄存器永远为0不能因为写使能就把它算作有效数据源否则某些指令会被错误转发。转发单元只解决ALU指令间的数据依赖load-use冒险必须靠stall。原因是load指令在MEM段末才拿到数据而ALU指令在EX段就开始计算中间隔得太远转发来不及。常见处理是插入一个周期的stall让load后面的指令停在ID段同时用转发把load结果从MEM/WB段传给后续指令。3.4 分支处理flush两条指令还是stall一条指令报告里要写清楚分支冒险是控制冒险的典型代表处理策略取决于“分支判断放在哪一级”。实验最常用的是在EX段做判断因为ALU里的比较器直接复用不用额外加硬件代价是分支指令之后的两个周期内取入的指令都是错误的需要用flush把IF/ID和ID/EX级寄存器清零。另一种做法是在ID段加比较器做判断flush只剩一条指令但要多写一套相等判断逻辑。我用一个表格对比两种方案这个表可以直接进报告对比项分支在EX段判断分支在ID段判断flush指令数2条1条额外硬件无需要专门的比较器关键路径较短取指到ID路径变长实验常用度常见少见分支判断在EX段时flush动作发生在分支指令进入EX段那个周期同时拉高IF/ID和ID/EX的flush信号。注意flush的时序分支指令在第3级算出目标地址第4个周期初就要让IF段重新取指所以flush信号必须在分支指令所在周期就生效。报告里画时序图时我建议用竖线标注“分支指令位于EX段”的位置然后画出两个气泡周期评阅一眼就能看出来你理解了这个机制。4. 仿真验证用三条测试路径让冒险无处藏身代码写完只算完成一半。实验04的评分里仿真验证章节往往决定报告的上限。很多同学随便写几行汇编跑出一个完整的波形就贴上去结果被问“你的冒险在哪里”时答不上来。正确的做法是设计三条有明确目的的测试路径分别验证基础功能、数据冒险和控制冒险让波形每一段都对得上你的文字说明。4.1 测试序列的排布顺序先依赖、再load、最后分支测试程序不能为了凑指令数而乱排要按“先连续ALU依赖再load-use最后分支跳转”的顺序组织。连续ALU指令会触发EX转发和MEM转发load-use会触发stall分支会触发flush三条路径缺一不可。我下面给出一段MIPS子集的示例指令地址就是报告里波形图需要标注的PC值# 测试路径1连续ALU依赖验证转发 addi $1, $0, 5 # 0x00 $1 5 addi $2, $0, 7 # 0x04 $2 7 add $3, $1, $2 # 0x08 同时依赖$1/$2触发EX转发 sub $4, $3, $1 # 0x0c $3刚算出触发MEM转发 # 测试路径2load-use验证stall lw $5, 0($1) # 0x10 从内存读入$5 add $6, $5, $2 # 0x14 $5还没写回必须stall一拍 # 测试路径3分支跳转验证flush beq $3, $4, target # 0x18 相等跳转到target nop # 0x1c 被flush的气泡 nop # 0x20 被flush的气泡 target: sw $6, 4($2) # 0x24 跳转后真正执行的指令这段程序的妙处在于每条路径都有明确的预期结果add后$3等于12sub后$4等于7。你在报告里写分析时可以把每个寄存器的最终值列成表格再和波形图对应起来。load-use那两条指令波形里必须能看到一个周期的stall信号拉高、PC暂停、IF/ID寄存器保持分支那两条nop指令波形里必须能看到flush信号拉高以及IF/ID和ID/EX寄存器被清零。如果你用的是RISC-V指令集把addi换成addi、lw换成ld、sw换成sd冒险逻辑完全一样。实验课用MIPS还是RISC-V只是指令字差异五级流水线的结构不变。4.2 TB骨架与三个观察信号测试台(TB)的作用是给设计施加时钟和复位加载测试程序并在适当时机结束仿真。这里给一个通用骨架重点是结束条件没有结束条件的TB会在仿真器里永远跑下去module tb_cpu; reg clk 0; reg rst 0; wire [31:0] pc; wire stall; wire [1:0] forward_a; wire flush; initial begin clk 0; rst 1; #10 rst 0; // 释放复位 end always #5 clk ~clk; // 10个时间单位一个周期 cpu u_cpu ( .clk(clk), .rst(rst), .pc(pc), .stall(stall), .forward_a(forward_a), .flush(flush) ); always (posedge clk) begin // 结束条件示例PC跑到0x24后再等5拍 if (pc 32h24 $time 500) $finish; end initial begin $monitor(time%0t pc%0h stall%b flush%b forward_a%b, $time, pc, stall, flush, forward_a); end endmoduleTB里最值得说明的是三个观察信号stall、flush、forward_a。stall拉高时看PC是否保持不变、IF/ID寄存器是否保持flush拉高时看IF/ID和ID/EX是否被清零forward_a的值变化则对应数据通路的转发选择。如果三个信号在你的波形里都有明显动作说明测试路径真正覆盖了冒险场景报告素材就齐了。$monitor这行打印会让仿真输出大量文本建议调试阶段保留最终跑报告用的仿真去掉它改用波形文件记录即可。打印太多会让仿真慢到怀疑人生这也是后面避坑章节要展开的问题。4.3 把波形折算成报告里的性能参数波形图是给评阅看的直观证据但只有波形还不够报告里需要把波形折算成可比较的数字。我建议至少计算三个指标总周期数、有效指令数、CPI。总周期数从复位结束算到$finish有效指令数是你测试程序里真正执行完的指令条数CPI等于两者相除。下面这张表是报告里可以参照的模板具体数值取决于你的测试程序长度指标数值说明总周期数14从复位释放到程序结束有效指令数8不含被flush的气泡stall周期1由load-use产生flush周期2由分支产生CPI14/8 1.75理想流水线为1.0算完CPI之后报告里最好补一句说明如果没有转发和stall控制这段程序的CPI会是多少。比如连续ALU依赖每两条就要等一个写回周期分支要等EX段出结果CPI会高出一截。这种“有对比的分析”比单纯列一个数字更有说服力也是性能分析类实验报告的常用写法。5. 避坑流水线实验里反复翻车的5个常见问题流水线实验的坑非常固定几乎每届都会有人踩在同一处。下面这5个问题是我处理过的报告和代码里最高频的每条都按“现象 → 原因 → 解决”的顺序讲可以直接当成排错清单用。5.1 现象波形从头乱到尾PC和指令全是x刚跑完仿真波形里一片红叉PC一直停留在x状态后面所有信号跟着失效。大部分情况下是复位和初始化没做好。要么是TB里没有给足够长的复位时间就释放了rst要么是PC寄存器没有异步复位逻辑。我见过最隐蔽的一种是寄存器堆没有清零读出来的数据初始就是x后续计算全部被污染。解决方法是双管齐下PC寄存器里加上always (posedge clk or posedge rst)的异步复位分支寄存器堆用initial块或复位信号统一清零。仿真器里的x态会传染越早阻断越好。报告中在“模块实现”部分写清初始化策略评阅就不会觉得你的设计有歧义。5.2 现象lw后面接一条ALU指令结果偶尔对偶尔错load-use冒险是数据冒险里最特殊的load指令在MEM段末才读出数据紧接着的ALU指令在EX段就要用转发单元根本够不着。很多同学写了转发就以为万事大吉结果遇到lw后紧跟使用寄存器的指令就翻车。原因就是没有识别load-use并插入stall。解决方法是增加一个冒险检测单元当ID/EX段是load指令且它要写的目标寄存器与IF/ID段指令的源寄存器相同就拉高stall一个周期同时让IF/ID寄存器保持、PC暂停。这个检测逻辑要在ID段就判断出来才能来得及阻塞那一条指令。记住一条口诀转发解决ALU-ALUstall解决load-ALU。5.3 现象beq跳转的目标地址是对的但后面的指令顺序乱了分支跳转方向正确但分支后面的两条指令没有变成气泡或者气泡出现在错误的位置。这是flush时序没对齐分支在EX段判断出结果后必须在本周期就拉高flush信号才能保证下个周期IF/ID和ID/EX寄存器被清零。如果flush晚了一个周期错误指令已经进入EX段开始运算了。解决方法是把flush信号的产生放在分支判断的同时而不是等分支结果写入某个寄存器后再处理。报告里画时序图时用箭头标出“分支指令在EX段 → 同一周期flush信号生效”这个因果关系画清楚了评阅就没法质疑你的理解。另一个常见连带问题是分支目标地址计算用的PC基准值不对记得用分支指令自身的PC4做基址。5.4 现象仿真跑得非常慢波形文件大得打不开实验课用的老式仿真环境跑几十微秒就够呛原因通常是测试程序里塞了大量$display打印或者测试程序本身写了一个没有结束条件的死循环。仿真器每个时间步都要处理打印语句文本输出IO比信号翻转慢一个数量级死循环则让仿真时间无限拉长波形文件无限制膨胀。解决方法是把$display替换为波形记录只在关键路径上保留少量$monitor测试程序结尾安排一条跳转指令让PC进入死等状态同时TB用$finish在指定时间结束仿真。我一般会把结束条件写成分层判断先看PC是否到达结束地址再看时间是否超过预期上限两条同时满足才结束。5.5 现象报告里波形图贴了四大张评阅扫一眼说看不出重点波形图内容太多、信号名没标全、没有关键周期注释这是报告最常见的问题。评阅人不会像你一样逐周期看波形他们需要一眼看到stall在哪里、flush在哪里、哪个寄存器的值是什么。解决方案是裁剪波形窗口只保留PC、stall、flush、forward_a、关键寄存器这几个信号并把时间轴放大到目标区域。更有效的做法是在波形图下面加一段文字说明按周期号标注关键事件周期5发生load-use stall周期7发生分支flush周期9之后进入稳定状态。这样图和文字互相印证评阅不用自己去数时钟。愿意花十分钟把每张波形图配一句说明报告的质量立刻拉开差距。6. 把报告04做成不会被问倒的三个验证习惯代码和波形都有了报告最后要做的是“把证据组织成故事”。实验课答辩时被问倒的人往往不是不会写代码而是说不清自己的设计决策。养成下面三个习惯能让你在提交前自己先把自己审一遍。6.1 三张图三个表分别证明什么报告里我固定会放三张图系统数据通路图、流水线级划分图、分支与stall的时序图。数据通路图证明你理解指令流向流水线级划分图证明你理解每级职责时序图证明你理解冒险机制。三个表分别是指令集表、控制信号真值表、性能参数表分别对应设计范围、控制逻辑正确性、性能分析深度。图表的粒度要统一比如数据通路图画到模块级即可不必画出每一个wire否则反而看不清。6.2 用脚本做最终一致性校验提交前不要只靠肉眼对着波形数周期写一个脚本自动比对最终寄存器值是最省心的做法。下面这段Python是常见做法思路是把仿真结束后的寄存器值导出成文本与预期值比对expected { $1: 5, $2: 7, $3: 12, $4: 7, $6: 17, } # 从仿真工具导出的运行结果文件 actual parse_register_dump(reg_dump.txt) for reg, val in expected.items(): if actual.get(reg) ! val: print(f{reg} mismatch: expected {val}, got {actual.get(reg)}) exit(1) print(all registers match expected values)这个脚本的核心价值不是省人工而是让你在改完代码后能一键回归。改过转发逻辑的人都知道一个优先级写反可能只影响某条指令肉眼很难发现脚本一秒就能报错。课程实验阶段不用追求复杂验证框架一个解析寄存器dump的小脚本足够用跑完再贴波形心里有底得多。6.3 提交之前必问自己的三个问题第一波形里能不能找到至少一次stall和一次flush如果找不到说明测试程序没覆盖冒险场景报告说服力不足。第二每个模块的代码缩进、信号命名是否一致评阅看代码的速度比你想象中快命名混乱的代码第一印象就会差很多。第三性能表格里的每个数字能不能在波形里找到出处被追问时能指出“这个CPI是14除以8算出来的”比笼统说“大概1.7”可信得多。这三个问题其实对应的是实验报告最核心的评价维度正确性、可读性、可验证性。我自己的习惯是每次提交前都会把全量仿真重新跑一遍重新截图重新核对寄存器值这个过程虽然机械但救过我很多次。希望这份流程能帮到你祝你的实验04一次跑通。本文还有配套的精品资源点击获取
