文章目录一、工程导入与软件准备1、工程说明2、软件准备3、工程导入二、仿真实操1、仿真前设置2、运行仿真3、仿真结果与优化三、其他补充一、工程导入与软件准备1、工程说明案例工程为XC7K325T挂载4片16位DDR3的方案DDR为镁光的MT41K256M16采用FLY-BY的拓扑结构。1.5V供电FPGA的AUX_IO电压采用标准的1.8V。注1仿真需要准备FPGA的IBIS模型不能直接用xilinx官网下载的IBIS模型官网的只是一个标准模型不包含实际工程的管脚定义信息需要结合实际工程设计用VIVADO进行管脚约束或者MIG设置后导出实际的IBIS文件。注2DDR的IBIS模型官网可下载但是要镁光账号登录。2、软件准备HyperLynx 2604allegro 16.6brd文件可以直接导入到HyperLynx也可以allegro导出ODB文件再导入HyperLynx这种方式allegro需要安装ODB插件下面主要介绍这种方式。3、工程导入1采用ODB格式中转的方式先通过allegro导出ODB文件file-export-ODBInside会弹出一个对话框提示是否需要提取网络阻抗选择否。2确认好输出路径文件名选择打包压缩等更多选项可以不勾选展示下一步就可。3导出完成后会弹出ODB预览窗可以逐层预览确认有没有元素丢失。4导出后在我们选定的路径下就有ODB的压缩包文件5HyperLynx导入打开软件浏览-BoardSim Project-打开板选中上面导出的文件确定。中途可能出现一些告警信息确认后关闭即可。6遇到有未连接的网络询问是否需要创建虚拟连接选择否7导入后需要进行确认检查叠层信息等。二、仿真实操1、仿真前设置1首先给器件分配仿真的模型DDR的IBIS模型可以在芯片厂家官网去找FPGA由于PCB设计换PIN需要在VIVADO里面绑定管脚后导出IBIS官网下载的IBIS里面PL上相关的IO是作为通用管脚描述的。2选中DDR器件找到对应的模型库选择匹配的模型点击定义模型保存即可这里注意DDR3有1.5V/1.35V供电的版本需选择与实际设计对应的。3定义FPGA模型以及端接电阻阻值。4检查相关电源域电压是否正确比如VCCO_DDR、DDR_VTT、DDR_VREF等。部分电源网络软件会根据命名自动识别电压此例中DDR_VTT、DDR_VREF软件识别为0V手动改为0.75保存。2、运行仿真1点击左侧【信号完整性】-【DDR批量分析向导】进入仿真设置界面。首先设置DDR类型、电压、仿真速率等。点击下一步。2选择控制器和DRAM芯片DRAM分配界面可以选择DDR插槽数量以及每个插槽的rank数量本例为0插槽单rank。3分配IBIS模型仿真前已配置好这里确认无误后就下一步。4仿真设置选择读写都分析时钟到数据时钟的时序偏斜地址和指令时序分析等。5选择DDR相关的信号点击【执行自动网络映射】软件会自动识别和分配点击下一步依次进行数据时钟、数据、时钟、地址、指令等类别信号的确认。6这里可以选择指定网络进行仿真分析这里我们全选。7分配ODT模型读控制器ODT使能DRAM ODT关闭信号由DRAM输出到控制器写控制器ODT关闭DRAM ODT使能信号由控制器输出到DRAM模型名称中前面的数字代表驱动能力大小数字大驱动能力强信号边沿速度快。ODT后面的数字表示端接电阻大小与PCB走线阻抗去匹配信号出现反射、过冲等问题时可切换不同的端接阻值以达到较好的阻抗匹配。8均衡和校准这里勾选CLK-DQS偏斜校准芯片工艺角建议3种都要仿真写均衡的校准延迟参数可以选择软件自动分析生成的。9中间步骤可采取软件默认设置仿真设置界面IC工艺角3种都勾选测量位置控制器和DRAM都选择Die。评估时序裕量建立 / 保持时间 等参数必须看DiePIN脚主要可用来评估PCB 传输线上波形、反射、过冲、下冲不能用来评估时序。10中间步骤可采取软件默认设置仿真界面会提示可能存在的仿真设置问题确认后点击【运行批处理仿真】开始仿真。3、仿真结果与优化1仿真跑完后会弹出报告显示数据读存在20个告警或错误差分网络存在1个告警或错误。2点击对应类型跳转显示各个信号的结果读数据的错误均出现在SLOW工艺角时保持时间不足点击具体信号可查看波形图眼图等数据。3芯片slow工艺角驱动能力弱上升/下降沿变缓理应更有利于保持时间仿真结果却相反。保持时间不够主要为数据比时钟跑的快怀疑可能的原因在SLOW工艺角下数据和时钟的延时缩放系数不一样对数据信号的延时缩放效应不如时钟导致数据跑的更快。4优化方法降低DRAM的DQ信号管脚驱动能力在仿真设置的ODT模型设置中将控制器DQ信号的模型由DQ_40_1066改为DQ_34_1066重新仿真。5优化后读数据全部pass。三、其他补充1、SSTLStub‑Series Terminated Logic短截线串联端接逻辑、HSTLHigh‑Speed Transceiver Logic高速收发逻辑标识VccioVREF典型用途SSTL_22.5V1.25VDDR1SSTL_181.8V0.9VDDR2SSTL_151.5V0.75VDDR3SSTL_1351.35V0.675VDDR3L2、建立时间信号在时钟采样前必须提前到达并保持稳定的时间保持时间信号在时钟采样后必须保持一段时间到再次跳变的时间。3、Write Leveling写均衡只针对写操作主要用于解决FLY-BY拓扑中DQS和CK的偏斜保证到达 DRAM 时 DQS 边沿落在 CK 的合法窗口内满足 tDQSS、tDSS、tDSH给 DQ 提供合法的写采样窗口。4、7-seriesArt7/K7/V7DDR3 Write Leveling 依靠 DQS 的 ODELAYE2硬件总延迟上限约 2.5ns工程上留给 CK-DQS skew 补偿的有效调节范围约 ±800psPCB 推荐保守上限 ±600ps校准完成后 DRAM Die-Pad 的CK-DQS偏斜最终必须收敛到 ±0.25tCK。
