简介面向FPGA与Verilog数字设计初学者及需要梳理复位方案的工程师这份docx文档聚焦同步复位、异步复位与异步复位同步释放三种机制的取舍并延伸到PLL配置场景下的复位设计。内容结合RTL综合视图解释异步复位专用CLRN端口的资源占用、同步复位作为输入使能带来的额外逻辑开销以及复位信号撤销落在建立保持时间窗口内引发的亚稳态与多寄存器复位不同步问题进而给出两级寄存器同步释放的实现思路和PLL时钟有效输出前保持系统复位的处理办法。压缩包仅含1个docx文件大小约217KB篇幅集中、便于按知识点检索。已有2369人学习适合在项目复位方案选型、代码审查与面试复习时对照查阅也可作为理解异步复位同步释放为何成为常用推荐的入门材料。1. 一次上电十次有一次不启动问题出在复位撤销的两纳秒在 FPGA 里写 Verilog同步复位、异步复位、同步释放这三个词几乎每个做过时序逻辑的人都能背出定义异步复位不等时钟沿、同步复位等时钟沿、同步释放用两级寄存器打一拍。可真正让人栽跟头的从来不是定义而是复位撤销那个瞬间复位信号到底落在时钟沿前后的什么位置。某次做一个图像采集板两级寄存器用的是最经典的异步复位写法modelsim 仿真跑了几十遍全绿综合报告的 warning 也没人细看。结果板子回来上电十次有一次不启动重新按一下复位键又好了概率低到一度怀疑是电源。最后把复位撤销时刻和时钟沿对齐打到示波器上才看清复位释放的那一拍前一级寄存器跳出了复位后一级还压在复位里状态机从一个非法状态开始跑直接卡死。这套问题在同步复位、异步复位、同步释放三者之间反复横跳单看某一个模块都不觉得有问题放大到整个工程、多个时钟域、再叠上 PLL 的上电时序就会集中爆发。这篇不打算复述教材里的定义而是按我实际比过、上过板、翻过车的顺序把三种复位方式的取舍依据、亚稳态的复现办法、异步复位同步释放的标准写法、以及 PLL 场景下的复位放行顺序一条一条拆开。做选型的人能看到四个维度的对比结论想复现的人能拿到可综合的代码和仿真扫参思路刚入门的人照着最后一章的检查清单至少能避开我踩过的那些坑。2. 同步复位与异步复位别急着站队四个维度看完再下结论选复位方式这件事最常见的错误是先入为主——听说异步复位省资源就全用异步或者听说同步复位更稳就全改同步。这两种判断都只看到了一个维度。我一般会把候选方案摆到四个维度上比综合后到底接到寄存器的哪个端口、额外吃掉多少逻辑资源、复位撤销时有没有时序风险、以及代码风格混用时综合器会不会偷偷改掉你的意图。四个维度里任何一个不及格这条方案在特定场景下就是不能用的。2.1 异步复位一个 CLRN 端口解决战斗风险全压在撤销那一瞬间异步复位的写法没有任何门槛敏感列表里带上复位信号的边沿就行// 异步复位复位信号有效即刻生效不等时钟沿 module async_rst_demo ( input wire clk, input wire rst_n, // 低电平有效一般直接来自外部引脚 input wire a, output reg b, output reg c ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin // 复位优先级最高与时钟无关 b 1b0; c 1b0; end else begin b a; c b; end end endmodule这段代码综合完打开 RTL 视图看b 和 c 这两个寄存器都会有一根线接到专用的异步清零端多数器件上叫 CLRN。这根线是寄存器硬件自带的不经过查找表所以异步复位在资源上是真的省——不管你复位多少个寄存器都不额外增加组合逻辑。还有一个容易被忽略的细节如果代码里写的是高电平有效的复位综合工具会自动在复位信号进 CLRN 之前加一个反相器实际电路仍然是低有效清零。所以看 RTL 图的时候不要被代码里的极性骗了以综合结果为准。省资源是真的风险也是真的。CLRN 端口对复位信号的电平敏感对时钟完全无感这意味着复位信号什么时候撤销电路就在什么时候开始响应跟时钟沿没有任何约定。复位线上的一个毛刺哪怕只有一两纳秒也足以把整个寄存器组清零。更麻烦的是撤销时刻如果 rst_n 从低变高的位置正好落在某个寄存器的建立时间或保持时间窗口里这个寄存器采到的到底是复位态还是清零态综合工具和时序分析都给不出确定答案。2.2 同步复位多花一级逻辑换来时钟域内部的确定性同步复位的写法少了一个敏感列表项// 同步复位复位信号只在时钟上升沿被采样 module sync_rst_demo ( input wire clk, input wire rst_n, input wire a, output reg b, output reg c ); always (posedge clk) begin // 敏感列表里只有时钟 if (!rst_n) begin b 1b0; c 1b0; end else begin b a; c b; end end endmodule综合之后再看 RTL 视图差别立刻显现寄存器组的 CLRN 端是空着的rst_n 被综合进了 D 端的组合逻辑作为一个使能条件参与运算等效于在数据通路上串了一个与门或者一个二选一。代价就是每个受同步复位控制的寄存器前面可能多出一级查找表寄存器数量少的时候无所谓一旦复位扇出到几千个寄存器这一级逻辑的级联和扇出就会实打实地压在时序上。换来的好处是复位行为完全被时钟约束住了。复位信号有效也好、撤销也好都只在时钟上升沿被采样撤销沿天然与时钟同步理论上不会出现一部分寄存器跳出一部分没跳出的分裂。注意这里说的是理论上——同步复位解决的是复位撤销与时钟的关系解决不了复位信号本身的问题。如果 rst_n 是从按键或者外部引脚直接拉进来的它相对时钟仍然是异步的进同步逻辑之前没有任何同步处理采样时刻依然可能落在窗口里。原文里那句同步复位也仅仅可以降低这种亚稳态出现的概率并不能完全避免说的就是这件事。很多人把同步复位当成万能药恰恰是忽略了复位源本身的异步属性。2.3 四个维度逐项对比资源、时序、撤销风险、可综合性把两种写法摆在同一张表上结论会清楚很多。下面这张表是我自己在选型时会填的版本参数按常见 FPGA 器件的一般特性写具体项目还要按器件手册和综合报告再核一遍对比维度异步复位同步复位生效条件复位有效即刻生效与时钟无关仅在时钟上升沿采样到复位有效才生效综合后连接接寄存器专用 CLRN 异步清零端不接 CLRN复位信号进入 D 端组合逻辑额外资源基本为零复用寄存器自带端口每个受控寄存器可能多一级查找表扇出大时更明显撤销时序风险撤销沿异步于时钟可能落入建立/保持窗口撤销沿被时钟同步分裂风险显著降低对复位线毛刺敏感毛刺直接清零寄存器不敏感毛刺需被时钟沿采到才生效无时钟时能否复位能上电即可复位不能必须等时钟跑起来综合与仿真一致性好行为直观需注意综合器是否把复位优化成使能表里最后一行值得单独说。同步复位的代码在综合时工具很可能不会保留一个显式的复位网络而是把复位条件揉进数据通路的使能逻辑里。这时候如果你在代码里混用了风格——比如某个 always 块写成了异步复位、另一个写成了同步复位或者在不同模块里对同一个复位信号用了不同极性——综合器不会报错只会默默按它理解的方式实现。等到上板出问题回头看 RTL 图才发现某个模块的 CLRN 根本没接这种翻车最难查。我的默认选择是这样的纯内部逻辑、寄存器规模不大、时钟单一的小模块同步复位完全够用代码也干净寄存器成千上万、复位扇出很大的主设计用异步复位保证上电即可靠再用同步释放把撤销沿管住跨时钟域的部分每个时钟域各养一套自己的复位同步器绝不共用一个。这个组合不是拍脑袋定的下一章就把异步复位那个分裂的现场还原出来看清楚它到底怎么坏才知道同步释放为什么必须加。3. 亚稳态不是玄学两级寄存器把复位撤销的四种结局摆出来异步复位最吓人的地方在于它在仿真里几乎永远是对的。RTL 仿真器按离散事件推进rst_n 撤销和时钟沿谁先谁后是确定的你要么看到全部复位要么看到全部跳出看不到中间态。可真实电路里复位撤销沿和时钟沿的相对位置是连续分布的落在窗口里就是另一个故事。理解这件事最好的办法不是背结论而是把两级寄存器单独拎出来一步一步推它可能走向哪几种结局。3.1 撤销沿落进建立保持窗口两个寄存器会走向四种结局还是 2.1 节那段两级寄存器代码b 由 a 更新c 由 b 更新rst_n 同时接到两个寄存器的 CLRN 端。正常运行时clk 上升沿到来b 拿到 a 的值c 拿到 b 的值前后差一拍这是一条标准的流水。复位时两个寄存器同时被清零也没问题。问题出在复位撤销。rst_n 由低变高这个跳变相对于 clk 上升沿的位置可以分成三段离上升沿足够远、落在上升沿之前的建立时间窗口内、落在上升沿之后的保持时间窗口内。第一段安全后两段就是灰色地带。假设 rst_n 的撤销正好卡在 b 这个寄存器的建立保持窗口里此时 b 的 CLRN 端电平处于不确定状态b 下一拍到底是 0 还是 1没法保证。关键在于 b 和 c 是两个独立的寄存器它们的建立保持窗口在物理上不可能完全重合布线延迟、时钟树偏斜都会让窗口错开一点点。于是同一时刻的 rst_n 撤销对 b 可能是已经跳出复位对 c 可能是还压在复位里。展开来就是四种结局b 和 c 都还在复位b 和 c 都跳出了复位b 跳出而 c 还在复位c 跳出而 b 还在复位。前两种是正常结果后两种就是分裂。分裂本身不致命致命的是分裂之后系统怎么跑。如果 b 和 c 属于同一个状态机的状态寄存器一个从复位态开始、一个从非复位态开始状态机就进入了一个代码里根本没定义的状态如果 b 和 c 是一条数据通路的相邻两级一个清零一个放行下一拍算出来的就是脏数据。在小模块里这种错误可能下一拍就被新数据覆盖掉但在一个大工程里几十上百个寄存器同时面临撤销分裂的组合数是指数级的系统行为完全随机。原文那句异步信号随机变化将会给系统运行带来隐患说的就是这个量级上的问题。3.2 用一段可综合代码复现分裂仿真扫参比看波形更有用想在仿真里看到分裂靠手动拖 rst_n 的位置基本靠运气。我一般会写一个扫参的 testbench把复位撤销时刻相对时钟沿的偏移做成参数从 0 扫到半个时钟周期步进取时钟周期的百分之一每一组偏移跑一次短仿真观察两个寄存器的值是否出现不一致// 复位撤销时刻扫参offset 从 0 递增到半个时钟周期 module tb_rst_sweep; reg clk 0; reg rst_n; reg a 1b1; wire b, c; real offset_ns; async_rst_demo u_dut ( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(c) ); always #5 clk ~clk; // 100MHz周期 10ns initial begin // 外层循环扫复位撤销相对时钟沿的偏移 for (offset_ns 0.0; offset_ns 5.0; offset_ns offset_ns 0.1) begin rst_n 1b0; #12.5; // 先保证复位被完整采到 #(offset_ns); // 关键撤销时刻加偏移 rst_n 1b1; #20; // 检查两级是否出现一个复位一个未复位的分裂 if (b ! c) begin $display(split at offset%0.1f ns, b%b c%b, offset_ns, b, c); end end $finish; end endmodule这段 testbench 的关键在于 offset_ns 这个变量它控制 rst_n 由低变高的时刻相对于上一个时钟沿延迟多久步进取 0.1ns正好是时钟周期的百分之一足以覆盖建立保持窗口那几十到几百皮秒的范围。仿真里如果打印出 split说明在这个偏移下两个寄存器采到了不同的复位状态。需要提前说清楚一件事RTL 级仿真器对亚稳态的建模是理想化的它不会真的产生一个介于 0 和 1 之间的电平只会按事件队列的先后给你一个确定值。所以扫参能复现出分裂这个现象但复现不出亚稳态持续时间这种物理量。真要评估亚稳态的传播概率得靠门级仿真配合延时文件或者直接看时序分析报告里的恢复时间和移除时间余量。我一般把扫参当成一个自查手段如果连 RTL 仿真都能扫出分裂说明代码结构本身就有问题不用等到上板。顺便纠正一个常见误解很多人以为只要复位撤销时刻对齐时钟沿就安全了。恰恰相反对齐时钟沿是最危险的正好落在窗口正中间。安全的做法是让撤销沿远离时钟沿而这件事靠人手去保证不现实只能靠电路结构强制实现——这就是同步释放存在的理由。3.3 异步复位同步释放的标准写法第一级可以抖第二级必须稳同步释放的思路说穿了很简单既然复位撤销的时机不确定那就用目标时钟域的寄存器去重新定义这个撤销沿。外部复位信号仍然异步地接到寄存器的清零端保证上电即可靠但复位释放这件事不再由外部信号说了算而是由两级串联的寄存器在时钟沿上一步步放行。// 异步复位、同步释放输出 srst_n 的撤销沿与 clk 同步 module rst_sync ( input wire clk, input wire arst_n, // 异步复位输入低有效 output wire srst_n // 同步释放后的复位低有效 ); reg rst_meta, rst_sync; always (posedge clk or negedge arst_n) begin if (!arst_n) begin rst_meta 1b0; // 第一级可能进入亚稳态 rst_sync 1b0; // 第二级用整个时钟周期等它稳定 end else begin rst_meta 1b1; // 复位无效时持续注入 1等待释放 rst_sync rst_meta; end end assign srst_n rst_sync; // 只有第二级的输出可以拿去用 endmodule逐行说清楚为什么这么写。复位有效时arst_n 为低两个寄存器都被异步清零srst_n 输出低下游逻辑处于复位状态这个过程不依赖时钟上电即可靠。复位撤销后arst_n 变高第一个时钟沿到来时 rst_meta 采到 1第二个时钟沿到来时 rst_sync 采到 rst_meta 的值。也就是说srst_n 从低变高这件事只可能发生在时钟沿上撤销沿被强制同步了。第一级 rst_meta 是可能进入亚稳态的那个因为它的清零端直接接外部异步信号。但它的输出不直接给下游用而是喂给第二级。第二级有整整一个时钟周期的时间去等 rst_meta 稳定下来等它稳定之后再采样输出就是确定的。这就是两级串联的意义不是消除亚稳态而是把亚稳态关在第一级不让它传播出去。也正因为如此第一级的输出绝对不能抽出来当下游复位用否则等于白做。几个参数和约束上的细节漏一个都可能让这套结构失效。第一两级寄存器必须放在相邻的位置中间不要插组合逻辑综合工具一般提供异步寄存器属性来标记这条链各家的属性名不一样查手册里跟同步器相关的那一节第二arst_n 这根线在时序约束里应该按异步路径处理不要让它去和时钟做时序检查否则工具会报一堆无意义的违例第三复位释放会延迟两个时钟周期如果系统时钟很慢外部复位脉冲的宽度必须大于两个时钟周期否则可能整个脉冲都没被采到第四如果下游寄存器数量巨大srst_n 的扇出会很高需要考虑复制同步器分组驱动每组独立一套两级寄存器避免一根线驱动几千个 CLRN 导致布线拥塞。4. PLL 场景的复位设计锁定之前所有逻辑都得按住单个时钟域里的复位好办难的是工程里同时存在多个时钟。绝大多数项目都会用到器件内部的 PLL 做分频倍频一个参考时钟进去出来好几个不同频率的时钟给不同模块用。这时候复位要解决的问题就变成了PLL 还没锁定的时候输出时钟根本不可信下游逻辑凭什么敢开始跑答案是谁都别跑全都按住等锁定信号来了再统一放行。4.1 上电时序外部时钟先稳、复位先同步、PLL 后锁、逻辑最后放行把上电过程按时间轴摊开顺序其实很清楚。外部晶振起振需要时间这段时间参考时钟本身就不稳PLL 拿到参考时钟之后开始锁定锁定过程从几十微秒到几百微秒不等期间输出时钟可能有、可能没有、频率也可能在飘锁定完成后 locked 信号拉高输出时钟才算真正可用。所以正确的放行顺序必须是参考时钟稳定 → 输入复位完成异步复位同步释放 → 这个同步后的复位送给 PLL 作为 PLL 复位 → PLL 锁定 → 锁定信号参与下游逻辑的复位放行。原文里的设计思路就是这个先用 FPGA 的外部输入时钟把外部复位信号做异步复位同步释放输出送给 PLL同时外部时钟也送进 PLL。这一步保证了 PLL 看到的复位是干净的、与参考时钟同步的。但只做到这一步还不够因为 PLL 的输出时钟在锁定前是不可用的下游逻辑如果只吃这个同步复位可能在 PLL 还没锁的时候就提前跑起来了。我一般会再加一级在 PLL 输出时钟域里把同步后的复位和 locked 信号联合起来做第二次同步释放。锁定为低的时候下游复位一直被按住锁定为高之后再经过两个输出时钟周期的同步才真正把复位放开。这样下游逻辑的第一次时钟沿一定发生在时钟稳定且复位已释放之后。4.2 一份能直接落地的代码外部复位同步 locked 联合放行把上面两段合并到一个模块里结构就完整了。注意这里有两个时钟域clk_in 是参考时钟域clk_out 是 PLL 输出时钟域两段同步器必须各用各的时钟不能混// 系统复位生成外部复位同步释放 PLL 锁定后放行 module sys_rst_gen ( input wire clk_in, // 外部参考时钟同时送 PLL input wire rst_n_in, // 外部复位输入低有效 input wire clk_out, // PLL 输出时钟 input wire pll_locked, // PLL 锁定指示属于 clk_out 域 output wire pll_rst_n, // 送给 PLL 的复位 output wire sys_rst_n // 送给下游逻辑的复位clk_out 域 ); // ---- 第一段参考时钟域异步复位同步释放 ---- reg rst_meta, rst_sync; always (posedge clk_in or negedge rst_n_in) begin if (!rst_n_in) begin rst_meta 1b0; rst_sync 1b0; end else begin rst_meta 1b1; rst_sync rst_meta; end end assign pll_rst_n rst_sync; // PLL 复位必须在参考时钟域同步后给出 // ---- 第二段输出时钟域等 locked 再放行 ---- wire rst_release rst_sync pll_locked; // 两个条件同时满足才允许释放 reg sys_meta, sys_sync; always (posedge clk_out or negedge rst_release) begin if (!rst_release) begin sys_meta 1b0; sys_sync 1b0; end else begin sys_meta 1b1; sys_sync sys_meta; end end assign sys_rst_n sys_sync; // 下游逻辑只用这一个复位 endmodule第一段和 3.3 节的 rst_sync 完全一致输出 pll_rst_n 送给 PLL 的复位端。这里有个容易写错的地方PLL 的复位必须用参考时钟域同步后的信号不能用外部复位直连否则 PLL 内部配置寄存器的复位撤销同样会遇到亚稳态问题。第二段是这一章的重点。rst_release 是 rst_sync 和 pll_locked 的与只有两者都为高才允许释放。这个信号接到输出时钟域两级同步器的异步清零端效果是PLL 没锁定的时候sys_rst_n 一直是低下游逻辑一动不动PLL 锁定后再经过两个 clk_out 周期sys_rst_n 才拉高。参数上这段逻辑给下游增加的复位释放延迟是两个输出时钟周期如果 clk_out 频率很低这个延迟会变大需要确认下游模块能接受。提示rst_release 是组合逻辑输出理论上存在毛刺风险。稳妥的做法是先把 rst_sync 在 clk_out 域同步一次再和 pll_locked 相与代价是多一级延迟。如果项目对复位释放时间不敏感这个改法更保险。4.3 多时钟域分发每个域各养一套同步器别想着共用PLL 一般不止输出一个时钟。假设系统里有 50MHz、100MHz、200MHz 三个时钟域很多人图省事把 sys_rst_n 直接接到三个域的复位端觉得反正都是低有效一起复位一起释放。这是另一个高频翻车点。sys_rst_n 是在 clk_out 域假设就是 100MHz同步释放的它的撤销沿与 100MHz 的时钟沿对齐。但 50MHz 和 200MHz 的时钟沿跟它没有固定相位关系对这两个域来说sys_rst_n 的撤销依然是异步的3.1 节讲的分裂照样会发生。正确做法是每个时钟域各自实例化一份两级同步器输入都是 rst_release时钟各用各的输出各喂各的域。这样每个域的复位撤销沿都被本域的时钟同步过分裂风险才真正消掉。代价是复位释放时间在不同域之间会有最多两个时钟周期的差异先释放的域可能比后释放的域早跑一两个周期。如果模块之间存在跨时钟域的数据交互这点时间差一般无所谓因为跨时钟域本身就要做同步但如果有严格的握手时序要求就得在设计文档里写清楚各域的复位释放顺序。还有一点值得提醒PLL 的 locked 信号本身属于输出时钟域不要拿它去当参考时钟域的复位条件。有些设计为了省事直接把 locked 接到 clk_in 域的同步器上结果就是 locked 的跳变相对 clk_in 是异步的又引入一次亚稳态风险。信号在哪个域产生就在哪个域使用跨域必须同步这条规则对复位和锁定信号一样适用。5. 避坑清单五个在板子上翻过车的复位写法上面几章讲的是原理和标准写法这一章讲的是我在实际项目里真真切切踩过的坑。每一条都按现象、原因、解决三段写现象描述尽量具体方便你对号入座。5.1 复位同步器抽了第一级的输出现象板子冷启动时大概二十分之一的概率不工作重新按复位键就正常抓波形看下游状态机停在一个非法状态。原因复位同步器写了两级但下游用的是第一级 rst_meta 的输出。第一级正好是可能进入亚稳态的那个寄存器它的输出不稳定下游拿到的复位撤销沿就是抖的。解决下游只能用第二级输出第一级输出在代码里就不该出现第二次引用。顺手把两级寄存器标记成异步寄存器属性让综合工具把它们放在相邻位置别被优化打散。5.2 一个域的同步复位直接跨到另一个域用现象多时钟域系统里某个低速模块偶尔在复位后不响应概率跟温度有关。原因复位在一个时钟域做了同步释放然后直接接到另一个时钟域的异步复位端对该域来说撤销沿仍然是异步的分裂照旧发生。解决每个时钟域实例化自己的同步器输入用同一个复位源时钟各用各的。复位树在布局时要按域分开别让一根线跨越大半个芯片。5.3 同步复位和异步复位在同一工程里混用现象仿真通过综合报告只有几条 warning上板后某个模块的复位行为跟预期不符按复位键没反应。原因不同模块的 always 块复位风格不一致综合工具按各自的风格实现某个模块的复位被优化进了数据通路实际变成了使能信号复位优先级被改变。解决全工程统一复位风格在编码规范里写死。综合完成后一定要看 RTL 视图确认关键模块的 CLRN 端是不是真的接上了别只看 warning 数量。5.4 PLL 没锁定就放行下游逻辑现象上电后配置寄存器读回值不对重新复位一次又好了PLL 锁定指示在示波器上看是正常的。原因下游复位只用了外部复位同步释放的结果没有把 locked 参与进来。PLL 锁定前输出时钟在飘下游逻辑已经跑起来了采到的是无效时钟沿。解决按 4.2 节的写法在输出时钟域里把 rst_sync 和 locked 联合起来做第二次同步释放锁定为低时下游一直被按住。5.5 复位脉冲太窄慢时钟域根本采不到现象手动按键复位按一下有时候有效有时候无效快按基本没反应。原因按键产生的复位脉冲宽度只有几毫秒甚至更短而系统里最慢的时钟域周期可能有几十微秒脉冲宽度不足以被采到或者刚好被采到一次同步器还没来得及把两级都拉低。解决加一个复位展宽计数器在参考时钟域里把外部复位脉冲强制拉长到至少 16 个时钟周期再送给后续同步器。按键还要加消抖消抖和展宽可以放在同一个模块里做。6. 收尾我现在每个工程都过一遍的复位自检清单写到这里前面几章讲的东西如果只记一句话我会记这句复位的问题几乎都不出在复位有效的时候而出在复位撤销的那一瞬间。异步复位省资源但撤销沿不可控同步复位撤销可控但资源多花、复位源本身仍是异步异步复位同步释放把两者拼起来代价是两拍延迟和一套必须严格遵守的约束。三种方式没有绝对优劣只有场景匹配。所以现在每开一个新工程我都会强制过一遍下面这份清单花不了半小时但能省掉后面几周的调试检查项具体动作不通过时的处理复位风格统一全局搜索 always 块确认敏感列表写法一致统一改成异步复位同步释放同步器抽头确认下游只用第二级输出改连线第一级输出禁止外引两级相邻综合后看布局两级寄存器是否挨着加异步寄存器属性必要时手动布局每域一套每个时钟域是否有独立同步器补实例禁止跨域共用PLL 放行locked 是否参与输出域复位释放按 4.2 节补第二段同步复位宽度最慢时钟域的复位脉宽是否够两拍加展宽计数器至少 16 拍扇出与时序复位网络扇出是否过大有无时序违例复制同步器分组驱动或加扇出约束清单之外还有一个小技巧是那次图像采集板翻车之后养成的习惯仿真里永远不把复位撤销放在时钟沿的整数倍位置上故意加一个非整数偏移比如半个周期加零点几纳秒让撤销沿落在危险区域附近。如果设计在这种条件下还能正常启动说明同步释放的结构是真的起作用了如果一扫就分裂那问题在代码里不用等上板。这个偏移量我会做成 testbench 的参数回归的时候顺手跑几组成本几乎为零。回过头看那次十次有一次不启动的板子最后改的代码其实只有三行但定位花了整整两周。从那以后我每次写完复位逻辑都会先把 RTL 图打开看一眼 CLRN 端到底接了什么再跑一遍带偏移的仿真最后才敢去综合。这个习惯看着笨却再没让我在复位上翻过第二次车。希望帮到你。本文还有配套的精品资源点击获取
