简介面向高校计算机专业学生、尤其是正在准备计算机组成原理课程设计的低年级学习者这份西南交通大学信息科学与技术学院的课程设计资料围绕一个用Verilog HDL实现的简易CPU展开可用于课程实验参考、期末课设对照以及数字逻辑与组成原理知识点的串联复习。压缩包内共1个docx文档约64KB完整收录了CPU模块的源代码与配套原理图说明代码中按指令周期划分取指、译码分析、执行等状态机状态涵盖PC、IR、MAR、MDR、通用寄存器R0R3、状态寄存器与操作数寄存器并实现立即数加载、Move、加减乘除类运算、逻辑与或异或、移位、Swap、跳转、读写与停机等指令加减法部分还给出溢出检测逻辑。已有1569人学习该资源适合作为课设起步模板帮助读者理解寄存器传输、时序控制与状态机组织方式并据此完成自己的设计报告与调试。1. 一个 8 位数据通路的 CPU为什么要用 4 个状态才读完一条跳转指令先给结论这份计算机组成原理课程设计里的 CPU 模块没有一行代码是在「执行指令」的。它只做三件事——在时钟上升沿把值从一个寄存器搬到另一个寄存器、按指令寄存器的高 4 位做一次分支、在 9 位宽的临时寄存器上做一次异或判断。真正让 Verilog HDL 代码变成一台会算数的机器是那个只有 5 个取值的state变量。更反直觉的一点是跳转指令Jmp的目标地址既不是 8 位也不是 16 位而是靠两个连续存储单元拼出来的 12 位。8 位数据总线、12 位地址总线、16 位指令字三个宽度天然对不上硬件只能靠状态机「分期付款」——把一次访问拆成几个时钟周期每拍只搬得动 8 位。这份课设值得逐行读的原因就在这里它把「位宽不匹配时如何用时间换空间」这件抽象的事压进了两百多行代码里。2. 指令周期的五个状态state 0 到 state 4 各自在等什么state是整份代码的骨架。它不是一个抽象的状态机而是一张精确到「第几拍该把哪个寄存器接到总线上」的时刻表。读这份代码最有效的方式是给每个 state 值画一条竖线看每条竖线右边到底改写了哪些寄存器。2.1 取指阶段为什么顺手就把 PC 加一了先看 state 0 的原文// state 0取指。PC 先自增再把新 PC 送进 MAR 0: begin Write_Read 1b0; // 总线切到读方向 PC PC 1; // 先加一PC 已经指向下一个单元 MAR PC; // 送进地址总线的正是加一后的值 IR {M_data_in, 8b00000000}; // 高 8 位来自内存低 8 位先清零 OP IR[15:12]; // 阻塞赋值OP 在同一拍内立刻可用 case (IR[9:8]) // 用指令的 bit9:8 选源操作数 0: A R0; 1: A R1; 2: A R2; 3: A R3; endcase state 1; // 下一拍进译码 end这里有两个容易看漏的动作。第一个是IR {M_data_in, 8b00000000}注意拼接操作把内存读回的 8 位放在了高半部分低 8 位被强制清零。也就是说取指这一拍只拿到了指令的高字节低字节位置是空的。第二个是PC PC 1和MAR PC的先后顺序——PC 先自增再送 MAR所以真正读到内存里的是「加一之后」的地址。这两个动作配合起来构成了一个隐式的双字取指协议state 0 只取操作码那一字节把 PC 提前推到地址低字节所在的单元等到了 state 2再对同一个内存读一次把低字节补进IR[7:0]。好处是省寄存器——不需要一个额外的 12 位指令缓冲代价是复位后第一条指令实际从地址 1 开始取MIF 文件里第 0 个单元的内容不会被当成指令执行。仿真的第一眼如果发现「第一条指令没跑」多半就是这里。2.2 译码与执行合并state 1 里藏着一张操作码分发表大多教科书画的指令周期是「取指—译码—执行」三段但这份代码里没有独立的执行态。state 1 一进来就是一个case(OP)译码完当场算完。这不是偷懒而是多周期设计的核心取舍周期数应该按指令的实际需要分配。ADD、SUB、AND、OR、XOR、SHL、SHR、Move、立即数加载这九类操作全部是寄存器到寄存器不需要碰内存一个时钟沿就能出结果。如果硬拆出一个执行态每条运算指令都要多花一拍整套程序的执行时间直接翻倍。而Jmp、Jz、Read、Write这四条必须访存才被允许往后多走两拍。对照下面这张case(OP)的分支表能看出设计者心里那条线画在哪OP指令state 1 后走向说明0NOP / PC1state 0什么都不做直接回去取指1立即数加载state 0取IR[11:8]零扩展写入 R02Movestate 0把影子操作数 A 写回目标寄存器3~4ADD / SUBstate 09 位临时寄存器运算 溢出判定5~7AND / OR / XORstate 0纯组合逻辑一拍出结果8~9SHR / SHLstate 0用拼接实现移位高位或低位补 010Swapstate 0两段 case先后写两个寄存器11~14Jmp / Jz / Read / Writestate 2需要额外字节拼地址15Stopstate 1把自己锁死等于停机Stop的实现方式很值得看一眼它把state赋成 1而 state 1 里OP15的分支又是state1形成自锁。时钟继续跑PC 不动内存不读机器等同停住。这是一种「用状态机自身实现 halt」的写法省了一个专门的停机信号但也意味着只能用复位把它拉出来。2.3 访存三段式state 2 拼地址、state 3 发选通、state 4 收数据真正体现「时序」二字的是 state 2 到 state 4。以跳转为例// state 2把地址低字节补进 IR拼出完整 12 位地址 2: begin Write_Read 1b0; MDR R0; // 把 R0 挂到数据输出寄存器上 PC PC 1; // PC 再推一格跳过地址字节 state 3; case (OP) 11: begin // Jmp IR[7:0] M_data_in; // 补上低 8 位 MAR IR; // IR[11:0] 此刻已是完整地址 end 12: begin // Jz if (R0 0) begin IR[7:0] M_data_in; MAR[11:0] IR[11:0]; end else MAR[11:0] PC; // 不跳MAR 指向顺序执行的下一句 end // Read / Write 分支略 endcase end为什么要拆成三拍而不是一拍做完因为内存是同步器件。地址必须在时钟沿之前稳定在M_address上读写选通必须在地址稳定之后才允许拉高读回的数据又要等下一个沿才能采进寄存器。这三件事共用同一个时钟就只能在三个沿上依次发生。如果把它们挤进一拍仿真里也许能跑一旦换到真实的存储模型上就会出现「地址还在跳变时选通已经有效」的竞争读回的数据是上一拍的残留值。Write_Read的极性也印证了这一点state 0 到 state 2 一路都是1b0读只有 state 3 的Write分支把它置 1而 state 4 的第一句又立刻清回 0。所以写使能的宽度严格等于一个时钟周期是一个脉冲不是电平。这一点在看波形时非常关键——如果Write_Read高电平持续了两个周期以上说明状态机走飞了。2.4 一张状态转移表把这套时序固定下来把散落在各分支里的state x收集起来整台机器的行为就变成一张有限表当前 state条件下一 state该拍完成的动作0任意1PC1、MAR←PC、IR 高字节读入、A←源寄存器1OP0~100寄存器运算、写回、更新 overflow1OP11~142准备访存MDR←R01OP151停机自锁2任意3PC1、读地址低字节、MAR←IR3OP11/120PC←IR[11:0]条件跳转需 R003OP13/144MAR←PCWrite 时置写使能4OP130R0←M_data_in4OP140写周期结束返回取指有了这张表任何一条指令的执行时间都能提前算出来运算类 2 拍跳转类 4 拍读写类 5 拍。写 testbench 时按这个拍数去采样比盲目等几十个周期可靠得多。3. 指令字只有 16 位操作码、目标寄存器、源寄存器怎么塞进 IR16 位指令字要装下 4 位操作码、两个寄存器编号、一个 12 位地址怎么排布都不够。这份设计选择了一条很实用的路把指令拆成「主字节 扩展字节」主字节走一次总线扩展字节等到需要时再取。理解了这套排布IR[11:8]、IR[11:10]、IR[9:8]这些切片就不再是魔法数字。3.1 IR 的字段切片高 8 位一次读入低 8 位留到访存再补取指时执行的是IR {M_data_in, 8b00000000}所以IR[15:8]就等于内存读回的那个字节IR[7:0]全是 0。把这个字节按位切开位域来自含义IR[15:12]M_data_in[7:4]4 位操作码 OPIR[11:10]M_data_in[3:2]目标寄存器编号 RdIR[9:8]M_data_in[1:0]源寄存器编号 RsIR[7:0]取指时清零访存时补入12 位地址的低 8 位于是 4 位操作码支持 16 条指令2 位寄存器编号恰好对应 R0~R3 四个通用寄存器剩下 8 位留给地址低字节。12 位地址空间按字节编址是 4096 个单元其中高 4 位由IR[11:8]提供、低 8 位由扩展字节提供——这就是为什么Jmp必须多花两拍一条 16 位指令装不下 12 位地址加 4 位操作码只能拆成两次读。值得注意的是IR[11:8]这个 4 位字段被复用了两次在立即数指令里它是立即数本体在跳转指令里它是地址高 4 位在Swap的第一段 case 里它又成了 4 位的寄存器选择码。同一个字段随操作码改变语义是定长指令格式省位宽的经典手法代价是译码逻辑必须跟着 OP 走任何一处切错位宽都会静默出错。3.2 A 寄存器一个「影子操作数」省掉了双端口寄存器堆ADD的写法是Temp {R0[7],R0} {A[7],A}为什么一边是 R0、另一边是 A而不是直接 R0 R1因为真正的双操作数运算需要同时读出两个寄存器那要么用双端口寄存器堆要么在一个周期里分两次读——前者费面积后者费时间。这份设计选了第三条路在取指那一拍趁着IR刚拼好、IR[9:8]还新鲜顺手把源寄存器的值搬进一个专用的 8 位寄存器 A。等到 state 1 做运算时A 早就准备好了目标寄存器直接从case(IR[11:10])里选一次读出即可。A 在这个意义上是个「影子操作数」它不占指令位宽不占通用寄存器编号却让每个运算分支都变成了单操作数形式。代价是取指周期多了一次寄存器传递以及 A 在被覆盖之前只有一拍的寿命——任何跨状态使用 A 的指令都必须自己保证它没被冲掉。这套机制也解释了Move的实现case(IR[11:10]) 0:R0A; 1:R1A; ...直接把 A 写进目标寄存器本质上是「把取指时缓存的那个值挪个地方」。立即数加载R0 {4b0000, IR[11:8]}则干脆绕开 A从指令字段零扩展后直接写入。3.3 Swap 的两段 case 与字段宽度不一致Swap是整份代码里最特殊的一条它用了两段并列的 case// 第一段4 位字段把 R0..R3 搬到目标寄存器 10: begin // Swap case (IR[11:8]) 0: R0 R0; 1: R1 R0; 2: R2 R0; 3: R3 R0; 4: R0 R1; 5: R1 R1; 6: R2 R1; 7: R3 R1; 8: R0 R2; 9: R1 R2; 10: R2 R2; 11: R3 R2; 12: R0 R3; 13: R1 R3; 14: R2 R3; 15: R3 R3; endcase // 第二段2 位字段把影子操作数写回源寄存器 case (IR[11:10]) 0: R0 A; 1: R1 A; 2: R2 A; 3: R3 A; endcase state 0; end第一段用 4 位字段做 16 路选择第二段只用了 2 位字段做 4 路选择。两段切的是同一批位宽度却不一样这意味着第二段写回的目标永远只会落在由IR[11:10]决定的那一个寄存器上而第一段的搬运方向由IR[11:8]的完整 4 位决定。如果按「Swap 就是交换两个寄存器」的直觉去读很容易在波形里对不上号。这种不一致通常不是笔误而是设计者在「一条指令能表达的寄存器对」和「译码逻辑的复杂度」之间做的妥协4 位能表达 16 种组合4×4但硬件里真正需要同时驱动的写端口只有那么多多出来的组合被折叠掉了。真要扩成完整的寄存器交换得给寄存器堆加第二个写端口那是另一个量级的改动。3.4 Write_Read 为什么是电平而不是脉冲沿Write_Read在代码里出现了七次其中六次是1b0只有Write的 state 3 分支是1b1。把它当电平看低电平表示本次总线周期的方向是「内存→CPU」高电平表示「CPU→内存」。真正决定数据何时被采样的不是这个信号本身的跳变沿而是它和时钟沿的相对位置。state 3 里Write_Read 1b1和MAR PC在同一拍赋值state 4 一进来又把它清 0。于是高电平窗口恰好覆盖一个完整的时钟周期内存模型在这个窗口内看到地址稳定、写使能有效就会在下一个沿把M_data_out上的值写进去。这里的坑在于赋值用的是阻塞赋值。同一个 always 块里Write_Read置 1 之后后面的语句包括state 4立刻就能看到新值而 state 4 的清零又会立刻覆盖它。仿真器按语句顺序执行最终值是对的但如果哪天把某一句挪了位置行为就变了。这也是后面排查章节要重点讲的一件事。4. 溢出检测与移位9 位 Temp 和一次异或背后的双符号位整份代码里最有「组成原理味」的一行是if (Temp[8] ^ Temp[7])。一个异或门就判掉了补码加法的溢出但为什么是这两位、为什么 Temp 要多一位值得掰开说。4.1 为什么加法要先把操作数符号扩展成 9 位看ADD的核心// 先做符号扩展把 8 位操作数变成 9 位再相加 Temp {R0[7], R0} {A[7], A}; // {符号位, 原值} 复制符号位 R0 Temp[7:0]; // 只保留低 8 位作为结果 if (Temp[8] ^ Temp[7]) // 双符号位不一致 → 溢出 overflow 1; else overflow 0;{R0[7], R0}是把 8 位值复制最高位拼成 9 位这是补码的符号扩展。两个 9 位数相加结果仍然是 9 位Verilog 里加法结果的位宽取操作数的最大位宽超出部分被丢弃。关键在于符号扩展之后结果的最高两位Temp[8]和Temp[7]构成了「双符号位」——Temp[8]是扩展出来的符号Temp[7]是真实的符号位。同号相加才可能溢出。两个正数相加双符号位应该是00两个负数相加应该是11。一旦出现01或10说明真实符号位被进位冲翻了Temp[8] ^ Temp[7]恰好就是判断这两个位是否一致。一次异或等价于教科书上的「最高位进位与次高位进位异或」但省掉了单独引出的进位链。减法复用同一套逻辑Temp {R0[7],R0} - {A[7],A}同样看双符号位是否一致。补码减法被转换成加法加上减数的补码双符号位判定的原理不变。4.2 Temp[8] ^ Temp[7] 到底在比较什么把判定展开成真值表更清楚。假设两个操作数都是正数符号扩展后是0_xxxxxxx和0_yyyyyyy相加的结果如果不超过 127最高位进不来Temp[8]0真实结果为正Temp[7]0异或为 0不溢出。一旦结果超过 127进位打进第 8 位Temp[8]1而第 7 位已经被翻成 1负数外观Temp[7]1——等等这里两个都是 1异或为 0这个推演说明必须小心9 位加法中两个正数相加最大是 254第 8 位值为 256 的位根本进不去所以Temp[8]永远是 0而Temp[7]在超过 127 时变成 1异或得 1判定溢出。两个负数相加符号扩展后是1_xxxxxxx和1_yyyyyyy第 8 位本来就是 1相加后仍为 1两个 1 相加得 0 并进位到第 9 位但第 9 位被丢弃真实结果的符号位如果被翻成 0异或得 1判定溢出。所以Temp[8] ^ Temp[7]的语义非常明确比较符号扩展位和真实符号位是否一致不一致就是溢出。这种写法比「检查进位输入输出」省事的地方在于它不需要单独访问加法器内部的进位链只要多留一位寄存器就能判非常适合用行为级描述实现。代价是它依赖符号扩展这个前提——如果哪天把{R0[7],R0}写成{1b0,R0}判定立刻失效而且不会报错只会静默地算错。4.3 移位为什么用拼接而不是运算符右移写成R0 {1b0, R0[7:1]}左移写成R0 {R0[6:0], 1b0}。为什么不用和因为 Verilog 的移位运算符在位宽处理上有歧义R0 1的结果位宽取决于上下文某些工具会保留原宽度、某些会扩展遇到有符号数还会触发算术右移。用拼接则是完全确定的——{1b0, R0[7:1]}明确表示「取原值的低 7 位高位补 0」结果宽度就是 8 位不依赖任何工具的解释。这份代码实现的是逻辑移位高位补 0不是算术移位高位补符号位。对补码负数来说R0 1用算术移位应该补 1这里补 0结果会变成一个正数。这不是 bug而是指令集设计的选择移位指令只对无符号数有意义负数要用算术移位就得另开一条指令。看波形时如果发现负数右移后变成了正数别急着改代码先确认指令语义是不是本来就该这样。4.4 overflow 是时序信号波形上要晚一拍看overflow是在always (posedge clock)里赋值的这意味着它是一个寄存器输出不是组合逻辑的即时反映。运算结果R0和overflow在同一个时钟沿刷新但如果你在 testbench 里用(posedge clock)之后立刻$display采到的可能是沿之前的值——取决于仿真器的调度顺序。可靠的采样方式是在时钟沿之后加一个小延迟或者用(negedge clock)在下半拍读。另一个容易忽略的点是overflow只在 ADD 和 SUB 分支里被赋值其他指令执行时它保持上一次的值不变。如果程序里先做了一次溢出加法、再做十次 ANDoverflow会一直挂着那个 1。要用它做条件判断必须在每条运算指令后立刻读或者在做非算术指令时主动清零。这类「状态位不自动复位」的行为是后面接分支指令时最容易翻车的地方。5. 排查清单这份 CPU 在仿真里最容易翻车的五个地方代码能编译不等于能跑对。下面这五条是我逐行对波形时踩过的每一条都符合「看起来没问题、结果就是不对」的特征。5.1 复位之后 PC 不是 0if(reset0)后面少了一个 else现象拉低 reset 保持几个周期再放开波形上PC从 0 变成 1MAR也是 1MIF 文件里第 0 个单元的内容从来没被读过程序像是从第二条指令开始执行的。原因复位块的写法是if (reset0) begin PC0; ... end之后直接跟了begin case(state) ... end两个语句是并列的没有else。也就是说复位那一拍里PC被清成 0、state被清成 0然后同一个时钟沿内继续往下执行case(state)而此时state刚刚被阻塞赋值成 0于是 state 0 分支立刻执行PC PC 1MAR PCIR也读进来了。复位结束的那一刻机器已经悄悄取了一次指。解决把复位分支改成互斥结构用else把正常的状态机包起来或者在复位分支末尾加一句state 0;之外的守卫。最稳的做法是把复位做成异步复位、同步释放并单独写一个if (reset) ... else ...的两分支结构让复位周期和取指周期彻底分开。5.2 敏感列表只写了 reset 和 state现象大部分时候波形正常但在某些指令序列下M_address会比MAR晚一拍更新或者干脆停在旧值上导致读回的数据是上一个地址的内容。原因驱动地址和数据输出的组合块写的是always (reset or state)敏感列表里只有reset和state两个信号没有MAR和MDR。这意味着MAR变化本身不会触发这个块重新求值只有当state恰好也跟着变时才顺带更新。state 2 里MAR IR和state 3在同一拍发生所以侥幸能更新但如果某条路径只改MAR不改state输出就滞后了。解决敏感列表补全成always (*)或者显式列出reset or state or MAR or MDR。在 Verilog-2001 之后组合逻辑一律用always (*)是更省心的写法让综合工具自己去推导依赖关系比手写列表可靠得多。5.3 阻塞赋值让「同一拍内赋值顺序」变成语义现象把state 0从 case 分支的末尾挪到开头仿真结果就变了或者在 state 3 的 Write 分支里调整Write_Read 1b1和MAR PC的先后写进内存的地址就错了。原因整个时序块用的是阻塞赋值而不是非阻塞赋值。阻塞赋值在同一个 always 块内是顺序执行的后面的语句能看到前面语句的结果。于是state被赋值之后case(state)判断的就是新值Write_Read置 1 之后同一个块里再读它就是 1。这让代码的语义高度依赖书写顺序改一行位置就可能改行为而综合工具对此的推断也未必和仿真一致。解决时序逻辑一律改用非阻塞赋值让所有寄存器在时钟沿「同时」更新语义与真实触发器一致。改完之后要重新核对状态机——因为state 1之后同一拍内的case(state)仍然看到旧值某些依赖「立即生效」的写法需要拆成两拍或者改用组合逻辑译码。5.4 跳转地址错位PC 预自增与双字节地址现象Jmp跳过去之后落点总是偏一个字节Jz在条件成立时跳转正确条件不成立时却多跳过了一条指令。原因PC 在 state 0 和 state 2 各加了一次。state 0 的加一是为了让 MAR 指向地址低字节state 2 的加一是为了让 PC 跳过地址字节、指向下一条指令的主字节。对Jmp来说两次自增都被PC IR[11:0]覆盖看不出问题对Jz不跳转的分支来说两次自增正好把 PC 推到正确位置也看不出问题但只要地址字节的取值和 PC 的自增次数对不上比如 MIF 文件里少放了一个地址字节落点就会整体偏移。解决写 MIF 时严格按「主字节 地址低字节」的成对格式排布跳转指令后面必须紧跟一个字节。验证方式是手算给定初始 PC按每条指令的拍数推演 PC 的变化序列和波形上的PC逐拍对照。只要有一拍对不上就是地址字节的位置错了。5.5 Read/Write 的 MAR 在 state 3 被 PC 覆盖现象Write指令执行完数据被写到了「下一条指令所在地址」上而不是指令里给出的地址Read读回来的也不是预期单元的内容。原因state 2 里已经用IR[7:0] M_data_in; MAR IR;拼好了完整地址但 state 3 的分支又写了一句MAR PCWrite 分支是Write_Read1b1; MARPC;Read 分支是MARPC;。后一句把前一句的结果直接覆盖掉真正的访存地址变成了 PC 当前指向的位置。解决先确认设计意图——如果访存地址应该来自指令字段就把 state 3 里的MAR PC删掉让 state 2 拼好的MAR保留到 state 4如果意图就是「按 PC 顺序访问」那 state 2 里的MAR IR属于冗余应该清理掉以免误导。两种改法都会改变指令语义改完必须重跑一遍手算序列。这类「后写覆盖前写」的问题在有多个状态共同维护同一个寄存器的设计里非常常见排查时的第一反应应该是这个寄存器到底归哪个状态管。6. 单周期、多周期与流水这份设计停在多周期的理由把这份 CPU 和教科书上的另外两种结构放在一起看取舍就很清楚了。单周期 CPU 要求所有指令在一个时钟周期内完成时钟周期必须按最慢的那条指令通常是访存类来定。结果是ADD这种两个门延迟就能算完的指令也要陪着访存指令一起等满一个长周期硬件利用率极低。多周期 CPU 把指令拆成若干拍每条指令只占用自己需要的拍数时钟周期可以按「一拍内最长的路径」来定通常短得多。这份设计的运算类指令 2 拍、跳转类 4 拍、读写类 5 拍正是多周期的典型收益。代价落在控制逻辑上。单周期的控制信号是操作码的纯组合函数一张真值表就写完了多周期的控制信号是「当前状态 操作码」的函数必须有一个状态寄存器记住走到哪了。这份代码里那个 4 位state就是这笔开销的具象化——它多占了 4 个触发器换来的是每条指令按需分配周期。再往下一层是硬布线与微程序的分岔。这里的case(state)加case(OP)是典型的硬布线控制控制信号由组合逻辑直接产生速度快但指令一改就得改代码。微程序控制则把每条指令的控制信号存进一个控制存储器改指令只是改表项灵活但多了一次查表延迟。这份课设选了前者因为它要展示的是「状态机怎么驱动数据通路」而不是「控制存储器怎么组织」。如果打算自己动手改我建议按这个顺序先把所有时序块里的阻塞赋值换成非阻塞赋值跑一遍回归确认行为没变这一步能暴露多少隐藏的时序依赖试过就知道再把state改成独热码看综合后的触发器数量和关键路径怎么变最后给Stop加一个独立的halt输出而不是靠状态自锁。每一步都用同一段测试程序验证立即数加载 → ADD → 条件跳转 → 写内存 → 停机手算每条指令执行后的寄存器值和波形逐拍对。波形上真正要盯的只有四根线state、MAR、MDR、Write_Read。state告诉你走到第几拍MAR告诉你这一拍在访问谁MDR告诉你数据搬到了哪Write_Read告诉你方向对不对。这四根线一对上剩下的寄存器值基本都是水到渠成。我第一次读这份代码时花了大半个晚上才想明白「为什么复位之后 PC 是 1 而不是 0」当时以为是仿真器的问题反复重装工具链最后发现根因就是那个少写的else。从那以后我每次看状态机代码都强制先把复位分支和正常分支的互斥关系画出来再去读状态转移——不然很容易在一条根本不会执行的路径上耗掉一整晚。希望帮到你。本文还有配套的精品资源点击获取
