简介《CPO热潮下的技术思考》腾讯胡胜磊是一份面向数据中心、光通信与高性能计算从业者的技术报告聚焦共封装光学CPO在交换设备与芯片间互连中的应用前景、产品化挑战以及VCSEL、LPO、one-half等替代技术路线并延伸到绿色数据中心建设、200G单通道测试验证和光模块激光器故障预测等热点。资源包含1份PDF文档压缩包大小1.49MB单文件便于阅读适合需要快速把握CPO产业脉络的架构师、网络工程师与研究人员。内容从双碳背景下的电信运营商净零排放切入讨论软件定义全光交换在高性能计算中的作用并以具体数据对比各类光互联方案的功耗、成本与性能还针对CPO从概念走向实用所面临的光引擎尺寸、热管理、可制造性等关键难点进行了剖析。已有164人学习可作为光通信技术趋势研究的精炼参考。1. CPO热了三年最先落地的却是“半个DSP”CPOCo-Packaged Optics共封装光学这几年在OFC、ECOC上都是顶流话题腾讯、Cisco、Ayar Labs都在把光引擎从可插拔模块往封装内搬。但读完胡胜磊这份分享PPT最反直觉的结论是CPO批量应用的产品级路还很长反而是VCSEL直驱、LPO、one half这类“去DSP”或“半DSP”方案在112G时代先跑出了可用性。文档把CPO的两种应用场景、光引擎封装挑战、VCSEL直驱、LPO实测、OIF讨论稿里的四档电芯片架构放到同一张表里比非常适合做数据中心光互联、交换机硬件和光模块系统设计的工程师——看完基本能把CPO、LPO、one half的边界一次性理清。2. 追光者众CPO两种应用场景与光引擎2.5~3倍的集成边界2.1 设备间互联从可插拔模块到共封装的第一站CPO真正开始被大规模讨论是从交换设备之间的互联开始的。传统可插拔光模块QSFP-DD、OSFP在800G时代已经暴露出两个问题一是面板空间被模块挤占交换机前面板能塞下的端口数受限二是Serdes到面板之间还有一段PCB走线随着速率从56G推到112G这段走线的损耗预算越来越紧PCB材料被迫从M4往M6、M7走成本跟着上涨。CPO的思路是直接把光引擎放到交换芯片的封装基板附近让光电转换发生在离Serdes尽可能近的位置省掉面板连接器和那段高速PCB走线。Cisco和Ayar Labs是这条路线上的代表性厂商PPT里提到的Cisco博客对比——4xOSFP 800G可插拔方案对3.2T CPO引擎——就是拿传统模块方案和CPO方案做面积与集成度的直观对照。从分享内容看设备间互联目前是CPO工程化最靠前的场景因为交换机的物理空间相对规整光引擎可以布置在芯片四周光纤统一从面板或侧边引出。这里的关键收益不是单一端口速率而是端口密度同样的面板面积CPO能塞进更多通道数单机容量从51.2T往102.4T走的时候可插拔方案的体积代价会越来越大。2.2 芯片到芯片Substrate、Interposer上的光I/OCPO的第二个应用场景更激进——从设备与设备之间走进封装内部做芯片与芯片之间的光互联。PPT里的框图把ASIC、HBM、GPU、FPGA画在一起光I/O直接落在substrate或interposer层OE光引擎和Switch ASIC共享一片封装载体。这个场景瞄准的是算力设备内部的资源池化GPU、HBM、FPGA之间用光代替电突破PCB板级走线的长度和密度限制。这才是CPO封装技术优势的最完整形态光I/O不再是面板上的一个笼子而是封装的一部分。EIC电芯片和PIC光芯片一起做系统级封装SiP光信号通过端面耦合或垂直耦合进入PIC再在interposer上完成电学连接。但代价也在这里。芯片到芯片的光互联意味着光引擎必须经受整个封装流程的热预算、翘曲控制和可靠性考核——它不是模块坏了不能直接拔下来换。PPT里明确提到“硬件资源池化”后面跟了一个“略”说明这个场景在分享者看来更多是方向性的不是当前能落地的产品形态。做这类方案评估的时候我一般会先问一个问题光引擎的寿命和交换芯片的寿命是否匹配如果光引擎先失效是不是整板都要报废这个问题不解决资源池化的成本账就很难算平。2.3 光引擎尺寸2.5~3倍封装热与光纤管理的连锁反应PPT里有一组很关键的尺寸预估数据来源是Cisco博客4xOSFP 800G可插拔模块方案对比3.2T CPO引擎光引擎或局部封装区域尺寸大约会放大2.5~3倍。注意这不是说CPO更占地方——容量从800G到3.2T翻了四倍局部尺寸只大了2.5~3倍增幅小于容量倍增说明OE集成度实际在提升。单位容量的封装面积是下降的。真正麻烦的是尺寸放大带来的连锁反应。封装局部变大首先压到的是热管理光芯片的工作温度窗口比电芯片窄VCSEL和硅光芯片的波长都随温度漂移局部2.5~3倍的面积放大意味着热点更集中散热器设计和风扇曲线都要重新做。其次是光纤管理光引擎嵌在封装里光纤从四面八方汇入弯折半径、应力释放、插拔维护路径都要提前预留否则生产线上装一个光引擎的工时可能是装一个光模块的几十倍。再往下就是可靠性和端面耦合。CPO场景里光芯片和电芯片之间要么是端面耦合要么是垂直耦合耦合对准精度要求在亚微米级这对封装设备和对准工艺的要求直接拉高了一个档次。可制造性和可维护性在这个环节会变成主要的工程矛盾光引擎的封装设计、光芯片尺寸以及工作速率定义共同决定了量产良率和运维成本。PPT里把这串问题排在一起不是偶然——它们本质上都是“封装创新”的代价。3. 另辟蹊径VCSEL直驱与LPO如何把功耗做到2~3 pj/bit3.1 VCSEL based CPO串行偏置与直驱的功耗账在绿色数据中心和双碳目标的大背景下功耗每降1W对大规模集群都是可量化收益。PPT提到VCSEL垂直腔面发射激光器based CPO时明确圈定了它的适用边界对成本和功耗要求严格、连接距离较短的场景。IBM、HPE、Fujitsu都在这个方向上布局它走的是多模短距离路线避开了硅光单模耦合的工艺难度。VCSEL直驱方案的核心是“不用DSP”直接用Host侧的Serdes输出驱动VCSEL省掉模块里的Retimer和CDR。PPT里画出的驱动链路很有参考价值Serdes的DAC输出经过Bias-t直接加到VCSEL阳极VCSEL的等效电阻大约80Ω工作在偏置点附近调制。这里有个细节值得注意——DC-DC多通道串联Bias供电。VCSEL阵列的每个通道需要一个稳定的偏置电流多通道串联供电的好处是共用一条电流路径省掉每通道独立的稳压电路这是VCSEL直驱能压到2~3 pj/bit的主要原因之一。配合垂直方向并行光学耦合VCSEL阵列和光纤带之间不需要精密的端面研磨耦合容差比硅光宽松不少。直驱VCSEL的调试过程多少有点“玄学”味Bias电流给多少、调制幅度打到什么位置眼睛图质量完全不同。但它的优势是链路模型简单——多模光纤短距传输色散和反射预算都够省下一颗DSP芯片5nm工艺下功耗动辄几瓦直接换来整条链路的功耗下降。这个方案目前最现实的落地点是112G AOC有源光缆产品PPT里后续的Arista实测也证明了这一点。3.2 LPO去掉DSP的可插拔路线功耗接近CPOLPOLinear-drive Pluggable Optics线性驱动可插拔光模块是PPT里另一个重点它和CPO不是对立关系更像是在CPO批量应用成熟之前先用可插拔形态把“去DSP”的功耗收益吃掉。LPO的架构一句话就能讲清模块内部不再放oDSP光模块数字信号处理器只保留线性通道——发射端DRV、接收端TIA和CTLE——全部均衡任务交给Host侧的Serdes完成。Host侧Serdes需要具备LRLong Reach能力的收发器发射端带FFE接收端带FFE、DFE和CDR。PPT里画得很直白Serdes LR w/ FFE/DFE/CDR直接通过连接器连到线性模块链路中间没有重定时。这让LPO模块的功耗和成本都降到了接近CPO的水平同时还保留了可插拔的维护形态——对运维来说光纤可拔、模块可换这是CPO短期内给不了的。但LPO的代价是链路预算必须“协同设计”。模块本身没有CDR信号的时钟恢复和质量判断全部依赖交换芯片的Serdes均衡能力模块和交换机的参数必须双向调参不能像传统DSP模块那样“即插即用”。这意味着LPO方案的实际性能严重依赖交换芯片Serdes的均衡能力余量。如果交换芯片本来就设计在LR规格的边缘给LPO留的裕量就不够反过来又逼着光模块厂家提高线性通道的带宽和增益平坦度。3.3 112G实测Arista OFC2023的BER数字怎么看PPT里引用了Arista在OFC 2023上公布的TH5交换机实测结果这份数据对判断LPO的可行边界非常有用。为方便对照我把公开报告里的Pre-FEC BER数据列成表格端口类型测试点Pre-FEC BERVCSEL多模B2B过扣板1E-6VCSEL多模MAC板直连1E-7硅光单模B2B过扣板1E-8硅光单模MAC板直连1E-10这里有两个判断。第一SiPh的BER整体优于VCSEL一个数量级以上“SIPH B2B pre FEC BER 1E-8、MAC板1E-10”这个数字已经非常接近DSP模块的水平说明112G单通道上硅光LPO的可行性是真实存在的。第二VCSEL在过扣板条件下只能到1E-6这个值看起来很低但注意这是Pre-FECFEC纠错前的BER后面还有KP4 RS(544,514) FEC兜底1E-6量级的输入误码率对KP4来说留有余量。也就是说VCSEL LPO用在112G AOC上是可工作的只是链路裕量比硅光方案紧。需要提醒的是这份实测是“模块和交换机参数双向调参”的结果不是标准模块的即插即用数据。Nvidia也公开了行业性能结果结论方向一致112G LPO具备应用前景但“协同设计、简化调参、扩展场景边界探索”这三件事是并行的——产品能不能批量用取决于有多少交换机部署方愿意做联合调优。4. 各抒己见one half方案如何用一半DSP换四档功耗阶梯4.1 为什么ASIC不用XSR而是LR接口分工的来龙去脉one half方案的出发点来自OIF的Co-Packaging讨论文档PPT里标注为OIF-Co-Packaging-FD-01.0。这个方案要解决的核心问题是光引擎和交换芯片之间的接口定义到底该用XSR还是LR。传统光模块用DSP重定时模块端接收信号后先做CDR再做均衡所以模块和ASIC之间可以用XSRExtra Short Reach这种超短距接口功耗低、信号完整性要求高。但到了CPO或LPO场景如果模块侧没有DSPASIC的Serdes就必须自己处理来自光纤链路的损伤——这就不能再按XSR设计而要按LR设计预留充足的FFE/DFE均衡能力。“one half”这个名字起得很形象光引擎e-gress发射出光方向一侧放一颗retimer芯片ASIC接口能力定义成TX-XSR、RX-MR——发射方向用XSR短距接口接收方向用MRMedium Reach中等距离接口一半是DSP的活一半是线性通道的活。PPT里特别补了一句网络设备中ASIC Serdes能力一般设计在LR上保证性能裕量这意味着把接口责任分摊到模块和ASIC两侧实际是打了LR能力富余的算盘。4.2 四种电芯片架构的功耗、成本、BER时延对照PPT里给了一张非常实用的对比表以QSFP112为例把光模块内电芯片组成分成四档。我按原样整理如下方案模块内电芯片组成功耗EIC成本相对值BER典型时延成熟度通用标准PAM4模块5nm oDSPADC/DSP/CDR TIA DRV8W1.0DSPTIA1E-9100ns高半线性engress1/2 oDSPRX数字均衡 Linear Driver 光芯片5.5W0.681/2DSPTIADRV1E-850ns中半线性ingress1/2 oDSPTX FIR Linear TIA 光芯片5W0.561/2DSPTIA1E-850ns中线性光模块Linear Driver Linear TIA 光芯片4.5W0.25DRVTIA1E-7~1E-610ns低这张表的信息量很大。从8W到4.5W功耗降了接近一半EIC成本从1.0降到0.25意味着模块BOM里最贵的DSP芯片被逐步拿掉。但代价也写在表里BER典型值从1E-9放宽到1E-7~1E-6时延从100ns降到10ns这反而是收益对HPC场景时延敏感成熟度一路走低。“one half”的两行是关键要么保留RX数字均衡DFE方向要么保留TX FIR预加重另一半交给线性模拟通道。RX侧留均衡的好处是接收端能处理光纤链路的长尾损伤TX侧留FIR的好处是发射端可以做预加重去补偿带宽滚降。两者都只花一半DSP的功耗和成本换来1E-8量级的BER——这个数值对KP4 FEC来说游刃有余。PPT里还专门强调了互通性one half架构支持与通用标准PAM4模块互通连接组合里DSP-DSP、Linear-DSP、DSP-Linear都存在且均存在优于现有链路连接的情况唯一被排除的是“弱-弱”对传链路——两个线性模块不能直接怼在一起因为双方都没有均衡能力链路闭合不了。4.3 one half有源铜缆把铜线延长到3.5m的中间方案one half的另一个落地点是有源铜缆。PPT里画了两种one half类型对比对象是传统DAC无源直连铜缆和全功能LR Retimer铜缆。方案思路是把AEC有源以太网铜缆和光模块合到一颗芯片上——发射端做电放大提升发射幅度接收端做CTLE均衡芯片留一半DSP能力处理链路损伤。具体参数上PPT给出了一组很有价值的数字发射端电FFE 7 tap、光FFE 5 tap接收端电22 tap FFE、光14-15 tap FFE输出摆幅0~3V diff swing普通DAC只有0~1.2VCTLE两级10~15dB。关键是“不用Pre-distortion、不用SNR/FEC-monitor”这意味着芯片复杂度大幅下降die面积只有全功能DSP的一半左右。传输距离预估也很有意思无源DAC大概2mone half Retimer铜缆能到3.5m类型1和4.5m类型2全功能LR Retimer铜缆可以到6m。PPT把这三种方案放在一起核心观点是one half有源铜缆是在“小裕量、小代价”和“大裕量、大代价”之间找平衡——DAC到达性能极限时PVT/温度老化无法保证全LR Retimer功耗又扛不住one half用半颗DSP换3.5~4.5m的覆盖正好满足机架内互联的典型距离需求。5. 避坑CPO/LPO/one half评估里容易翻车的五个判断5.1 只对比模块功耗忽略封装、散热与光纤管理的系统代价现象拿到CPO方案一看光引擎功耗3W、比可插拔模块省一半电立刻觉得应该上CPO。原因CPO功耗数字只算了光引擎本身没算它的“房租”——光引擎嵌进封装后交换芯片局部热流密度上升散热器可能要从铝挤升级到均热板或液冷板光纤从封装内引出的管理组件、端面耦合的维护成本都是传统模块方案没有的。解决我一般会做一个系统级TCO对照表把散热、光纤管理、可维护性折算进整机成本。CPO的账面功耗优势往往被散热成本吃回去一半。用整机功耗和整机成本比别用光引擎功耗和模块功耗比。5.2 LPO链路跑不出BER把所有责任推给模块现象LPO模块上测试眼图全开但连到交换机上Pre-FEC BER到了1E-5第一反应是模块不行。原因LPO没有DSP链路均衡是Host Serdes和模块线性通道共同完成的。交换机侧TX EQ抽头没调、RX FFE/DFE没有针对模块频响做适配BER就完全不是模块单独能决定的。Arista实测能跑到1E-8前提是“双向调参”。解决把交换机侧Serdes的参数一起拉进调试范围。先固定模块分别扫描TX FIR抽头和RX均衡参数再固定交换机参数回头调模块内部TIA增益和DRV摆幅。两边各留5%的裕量这是LPO调试的基本盘。5.3 拿DSP模块的指标去卡VCSEL直驱方案现象VCSEL直驱链路跑到1E-6的Pre-FEC BER对比DSP模块的1E-9觉得这方案不能用。原因链路模型完全不同。DSP模块用重定时和深度均衡把BER硬压到1E-9代价是几瓦功耗和100ns时延VCSEL直驱的目标是短距、低成本、2~3 pj/bitBER控制在1E-6量级交给FEC纠错就够了。拿DSP的BER指标去要求线性方案等于用SUV的空间去要求跑车。解决先确认链路距离和通道数再按“Pre-FEC BER FEC纠正后BER”两层口径评估。只要FEC输出无误码1E-6和1E-9在系统层面没有差别差的是裕量和可维护性。5.4 把one half的1E-8误当成DSP的1E-9来设计系统现象one half模块标称BER 1E-8系统设计时直接沿用DSP模块1E-9的链路预算模板结果在高温老化测试中频繁出错。原因1E-8这个量级对KP4 FEC虽然有余量但余量只剩两个数量级左右。高温下VCSEL或TIA带宽下降、发射摆幅漂移BER可能从1E-8恶化到1E-6FEC的输入已经到极限DSP模块因为内部有重定时和深均衡温度敏感性低得多。解决one half方案的链路预算不要按1E-9做按1E-7以上做系统工程余量设计。尤其是数据中心环境温度上限光模块附近往往比标称环境高10℃把温度系数算进BER余量才能避免“实验室能过、机房翻车”。5.5 光引擎尺寸2.5~3倍被当成唯一劣势真正的坑在热电协同现象评估CPO方案讨论重点全在“光引擎长了2.5~3倍”封装热没人关心。原因尺寸倍数是个显性数字好讲热电协同是隐性工程问题要花时间算。但CPO的光引擎紧贴交换芯片光芯片的波长温度漂移和电芯片的90℃以上壳温互相影响可靠性风险远大于尺寸问题。解决评估时至少做一次热电联合仿真看光芯片位置的温度是否落在激光器工作窗口内。VCSEL的波长偏转会直接影响链路预算硅光的MZI滤波器对温度更敏感。凡是光引擎温度超过标称工作范围上线的方案直接一票否决尺寸大点小点反而是次要的。6. 落地验证先算链路预算再看宣传功耗四步判断方案可靠性拿到任何一份CPO、LPO或one half方案我建议你先别急着看PPT里的功耗大饼花十分钟走一遍四步校验基本能筛掉一半的“宣传方案”。第一步定链路距离和通道速率。50米以内的机架内互联VCSEL多模直驱最划算成本和功耗都是最低的2公里以内的机架间互联硅光LPO是甜点区前提是交换机侧Serdes有足够的LR均衡能力超过2公里或者中间有光放需求的场景就别碰LPO了老老实实用DSP模块。通道速率同样决定方案边界112G单通道是目前LPO和VCSEL直驱能覆盖的档位2025年往后224G单通道如果还没看到LPO的成熟方案那就是另一套打法了。第二步核对功耗口径。确认PPT里的功耗数字到底包含了什么——只有光芯片的功耗还是包含了TIA、DRV、Retimer、散热分摊我见过不少方案把光芯片功耗单独拿出来宣传实际模组功耗要乘1.5倍。一个可用口径是总功耗必须含驱动和接收电路如果有Retimer必须单独列出。按这个口径算到每bit功耗再去和DSP模块对比才公平。第三步算BER余量。拿到标称Pre-FEC BER后先查一下对应方案的FEC编码增益。IEEE 802.3bs里KP4 RS(544,514)的纠后BER可以做到优于1E-15输入BER容忍度大约在1E-4~1E-5量级。标称1E-6的VCSEL直驱、标称1E-8的one half理论余量都够但实际部署要再留一个数量级的退化空间温度、连接器污染、老化。我自己的习惯是Pre-FEC BER距离FEC极限至少两个数量级才敢批量部署。第四步做混合互通测试。不要只测同型号模块对传把标准DSP模块和线性模块混插在同一个交换机上测DSP-DSP、DSP-Linear、Linear-DSP三种组合的BER和长时间老化。线性模块最怕的是两侧都是弱链路混插测试能快速暴露这一点同时用PRBS31跑12小时以上热循环看有没有偶发误码突发——LPO方案里这种突发往往来自Host Serdes均衡参数的边界态。这套流程走完对方案的结论基本就成型了。我是被一个线性模块在机房高温下批量翻车的项目教训出来的——当时实验室全部达标上架一个月开始出现零零散散的FEC纠错码字查到最后是TX均衡参数在55℃环境下跑偏移了。从那以后我每次评估这类方案都强制走一遍链路预算四步法把高温余量写进出货验收标准。希望帮到你。本文还有配套的精品资源点击获取
