简介面向 Xilinx FPGA 接口设计者的一份 SelectIO IP 核配置参考文档围绕 SelectIO Interface Wizard v5.1PG070展开适合已具备基本 Vivado 使用经验、需要为网络协议类接口定制 I/O 电气标准与数据通路的工程师查阅。压缩包内仅 1 个 PDF 文件约 1.11MB篇幅紧凑可直接作为配置时的对照手册。内容依次覆盖 IP 核概述、产品规格LVCMOS、LVTTL、LVDS、HSTL、SSTL 等标准的适用范围以及性能、资源利用率与端口描述、设计流程步骤自定义生成、约束、仿真、综合与实现并进一步讲解时钟缓冲与相位操纵、数据路径的锁存与位宽匹配、时钟与复位处理另附顶层示例设计、测试平台及验证与互操作性说明。读者可据此理清从参数设置到约束落地的完整链路减少标准选型与端口配置中的反复试错。目前已有 1856 人学习。1. 一块多板互联采集卡上的第一次失败经历板子回来第一次上电8 对差分线跑在 800 MbpsILA 抓回来的并行数据永远是 0x5A 和 0xA5 交替。查了两天才明白不是收发器坏了是接收端串并转换压根没对齐。SelectIO IP 核配置里最容易被跳过的那一页决定的正是这件事能不能成——再往深一层它和你最终要对接的网络协议、电气标准、时钟方案是绑死在一起的改一个参数另外两个就得跟着动。这份材料对应的是 SelectIO Interface Wizard v5.1 的产品手册文档编号 PG0702016 年 10 月版覆盖 7 系列及其 SoC 衍生型号。它做的事情很具体按你填的几个参数把 IOB 里的 ISERDES、OSERDES、IDDR、ODDR、IODELAYE2 以及配套的时钟缓冲原语连成一条能综合的 I/O 电路同时吐出约束模板和可仿真的 test bench。适合已经能跑通 Vivado 基础流程、但面对 ISERDES 那一长串属性不知道从哪下手的工程师也适合手上有个多板互联或者 Camera、DVI、SGMII 接口要落地、想少走弯路的人。2. IP 核骨架拆解时钟通路与数据通路的分工拿到生成的代码先别急着例化把它拆成两块看会轻松很多一块是全局共享的时钟缓冲与操作一块是每根引脚各自一份的数据通路。前者决定你的时序余量天花板后者决定功能对不对。手册里的框图也是这么切的左边时钟、右边数据中间用 IOB 隔开。2.1 BUFIO、BUFR、BUFG 与 MMCM 各管哪一段IOB 里的 ISERDES 和 OSERDES 有两个时钟脚CLK 是位时钟频率等于线速率的一半DDRCLKDIV 是并行侧时钟。这两个脚只能由专用时钟网络驱动走普通布线会直接给你上一课。BUFIO 专门干这个事它在同一个 clock region 内驱动 IOB 的 CLK抖动最小、skew 最小代价是它出不了这个区域也进不了 fabric。BUFR 是区域级的能分频1 到 8既能驱动 IOB 也能驱动区域内的 fabric 逻辑做 CLKDIV 很合适。BUFG 是全局的能到任何地方但抖动和 skew 都略大一般只用来喂 fabric 侧的大网。向导里的时钟原语选项基本就是这几个的组合。选 MMCM 方案时你把参考时钟从clk_in单端或clk_in_p/n差分灌进去MMCM 负责生成位时钟和分频时钟位时钟经 BUFIO 送到 IOB分频时钟经 BUFR 或 BUFG 送到 fabric。选外部直供方案时位时钟和分频时钟你自己从外面给IP 只负责把它们接到该接的地方。这里有个容易看漏的端口clk_div_in手册明确写了它只在选了串行化且时钟原语是 MMCM的组合下出现用途是从外部把已经分好的时钟灌进 I/O 逻辑。实际项目中我一般让 IP 内部 MMCM 一把出完clk_div_in悬空少一个时钟域就少一类问题。串行化比 N 和时钟的关系要算清楚这是后面所有约束的基准。DDR 模式下并行侧时钟频率 位时钟频率 ÷ (N/2)线速率 位时钟频率 × 2。举个实数N8、位时钟 400 MHz那么 CLKDIV 是 100 MHz线速率 800 Mbps。同一颗器件上如果换成 N10 做 SGMII位时钟 625 MHzCLKDIV 就是 125 MHz线速率 1.25 Gbps。提示单级 ISERDESE2/OSERDESE2 在 DDR 下最多做到 8:110:1 和 14:1 必须级联两级。向导会根据你选的 N 自动决定要不要 cascade但资源占用和延迟会跟着变别以为改个数字无代价。2.2 数据通路的三种形态直通、双沿寄存器、串并转换向导给你的数据通路其实有三种形态选错了后面全是补丁。第一种是直通pass-through引脚侧和器件侧就隔一个 IOBUF没有任何串并转换。这种最省资源、延迟最小适合引脚不紧张、速率在 200 Mbps 以下的场合比如一堆低速控制线和状态线。第二种是 IDDR/ODDR 双沿寄存器SDR 或 DDR 都能配把引脚上的双沿数据拆成 fabric 能处理的单沿数据。源同步并行总线大多落在这一档几百 Mbps 量级靠 IDELAY 调采样窗口。第三种才是 ISERDES/OSERDES 串行化把 N 根线压成一根是省引脚的唯一办法。选型判断其实很简单先算引脚预算。一个 484 脚的器件真正能用的用户 I/O 可能只有两百多如果你的接口有 64 根数据线要跨板不串行化根本接不下。再算时序预算线速率超过 800 Mbps 之后源同步并行总线的走线等长和 skew 控制会变得非常难做这时候串行化反而是省事的方案。手册里给的六个预定义模板——Chip-to-Chip、Camera 收发、DVI 收发、SGMII——就是三种形态的典型组合Camera 和 DVI 是 7:1 或 10:1 带随路时钟SGMII 是 10:1 且必须要 bitslip 对齐。双向总线这里有个必须提前想清楚的点tristate_output这个信号是同步到输入数据路径上的不是随便一根组合逻辑就能拉。如果做双向数据总线比如某种并行存储接口三态切换的时机要和时钟域对齐否则会出现两边同时驱动的瞬间。我的习惯是在 fabric 侧加一级寄存器把三态使能锁在 CLKDIV 域上宁可多一个周期延迟也不要让它在时钟沿附近抖。2.3 端口清单哪些必须接哪些可以悬空手册表 2-1 把所有端口列了一遍实际上按你选的配置能出来三四十个信号。新手最容易犯的错是全接上结果一半信号不知道该驱动什么。按可用条件分类记更实用。端口方向出现条件实际接法clk_in/clk_in_p,n输入单端 / 差分时钟二选一接板上晶振或上级时钟clk_out输出无串行化且时钟原语为 MMCM接 fabric或直接不用clk_div_in输入串行化 MMCM 组合内部 MMCM 方案下可悬空clk_div_out输出串行化 BUFIO 方案接 fabric 并行侧逻辑ref_clock输入用了 IDELAY 就必须有200 MHz必须来自 BUFGclk_reset/io_reset输入始终存在见 4.3两者释放有先后delay_reset输入用了输入延时高有效同步复位与io_reset分开控data_in_from_pins(_p/_n)输入输入或双向接顶层引脚data_in_to_device输出输入或双向接 fabric位宽 数据宽度bitslip输入输入通路且 ISERDES 在 NETWORKING 模式单周期脉冲同步 CLKDIVdelay_locked输出用了 IDELAY必须抓判断 IDELAYCTRL 状态delay_tap_in/out输入/输出用了可变延时5 位in写CNTVALUEINout读CNTVALUEOUT表里最值得盯的是ref_clock和delay_locked这一对。很多人把ref_clock随手接到一个分频出来的用户时钟上综合能过、实现能过、仿真也对一上板 tap 值死活写不进去最后查到是 IDELAYCTRL 没锁。7 系列对这颗参考时钟的要求是标称 200 MHz偏差窗口很窄我一般直接拿板上那颗给系统用的 200 MHz 差分晶振经 BUFG 送进来绝不从 MMCM 输出里二次分频凑。3. 在 Vivado 里把向导跑完逐页配置与生成产物前面讲的是骨架这一章是手的动作。向导本身的交互不复杂难的是每一页的选项背后对应什么硬件行为选完能不能反悔改一个参数会不会连锁改掉别的。3.1 建工程时就要定死的三件事第一件是器件型号必须精确到速度等级和温度等级。SelectIO 的很多能力边界是跟速度等级绑的同一个 bank 在 -1 和 -2 上能跑的位时钟不一样向导会根据器件过滤掉不可选的组合选错了后面全白搭。第二件是设计语言IP 核本身提供 Verilog 的 design file、example design 和 test bench你的顶层是 VHDL 也能例化但生成的例化模板是 Verilog 的混用要注意端口名大小写。第三件是工程组织方式如果你打算用 IP Integrator 做 block designSelectIO 这个核一般不进 BD直接在 RTL 里例化更省事因为它的引脚侧信号最终都要连到顶层端口上过一层 BD 的接口封装反而添乱。新建 IP 的入口在 Flow Navigator 的 IP Catalog 里搜 selectio选中 SelectIO Interface Wizard版本选 5.1。生成位置建议单独放一个ip/目录并勾上生成时同时产生 example design那份 example 里包含顶层、test bench 和一份 XDC是后面排查问题最好的参照物。3.2 向导页逐项配置把参数表填对向导的页面顺序大致是接口类型与数据宽度 → 时钟方案 → 数据通路与串行化 → 延时与 bitslip → I/O 标准与模板。每一页的选择会动态影响后面页面的可见项所以别跳着点。配置项常见取值影响我的常用值总线方向输入 / 输出 / 双向决定例化 ISERDES 还是 OSERDES 还是两套按接口定双向尽量拆成两个单向 IP数据宽度1 到 16并行侧位宽引脚数 位宽 ×差分则为 28数据速率SDR / DDRDDR 时 CLKDIV 位时钟/(N/2)DDR串行化比 N1直通到 8 单级决定要不要 cascade、时钟分频比8时钟原语MMCM / BUFIO / BUFR 组合决定内部例化哪些时钟件MMCM BUFIO输入延时无 / 固定 / 可变可变才出delay_tap_*和delay_locked可变bitslip使能 / 不使能仅输入通路、NETWORKING 模式可用SGMII 类接口才开I/O 标准见手册单端/差分列表直接写进生成的 XDC 模板LVDS_25 或 DIFF_SSTL15关于 I/O 标准这一页手册列得很全单端有 HSTL 系列的 I/II/III 及各电压版本、LVCMOS 从 3.3V 一路到 1.2V、SSTL15/18差分有 DIFF HSTL、DIFF SSTL、LVDS25、TMDS_33、MINI_LVDS_25、PPDS_25、BLVDS_25、RSDS_25。选的时候别看名字像就点先确认所在 bank 的 VCCO 电压同一个 bank 里塞进两种不兼容的标准实现阶段会直接给你一条 DRC 错误。差分对还有DIFF_TERM这个属性要不要开的问题板上有 100 欧端接电阻就别开内部端接两者叠加会把共模拉偏。3.3 生成产物与 Tcl 批量重建生成完之后目录里会有一组东西IP 的 xci、综合用的网表或 RTL、example design、test bench、以及一份 XDC 模板。项目里如果有多个同样的接口逐个点向导是折磨改用 Tcl 改参数重生成会快很多。下面这段是我常用的批量套路先生成一个基准 IP再用脚本克隆改参数。# 以已存在的 selio_bus0 为模板克隆出 4 个同构实例并改数据宽度 set base_ip selio_bus0 foreach idx {1 2 3 4} { set new_ip selio_bus${idx} # 复制 IP保持配置一致 create_ip -name selectio_interface -library ip -version 5.1 \ -module_name $new_ip -dir ./ip # 先看一眼可写属性字段名随版本会变别硬背 # report_property [get_ips $new_ip] set_property -dict [list \ CONFIG.C_DATA_WIDTH {8} \ CONFIG.C_DATA_RATE {DDR} \ CONFIG.C_SERIALIZATION {8} \ ] [get_ips $new_ip] generate_target all [get_ips $new_ip] }这段脚本的关键在注释里那句report_property。CONFIG.C_*这类字段名是 IP 打包时定的不同版本之间偶有变动硬抄别人的脚本经常在set_property那一行报未知属性。稳妥做法是先跑一次report_property [get_ips 名字]把输出存成文本对照着改。generate_target all会一次性把综合、仿真、例化模板都产出来比在 GUI 里点Generate Output Products省事也方便放进 CI 里跑回归。注意克隆 IP 时如果原 IP 已经跑了综合先reset_target all再改参数否则旧的综合结果会被缓存复用你改了宽度但网表还是老的这种问题查起来非常费时间。3.4 顶层例化连线顺序和命名习惯生成的例化模板端口很多直接抄进顶层容易漏。我的习惯是按功能分组注释把时钟、引脚侧、器件侧、控制与状态四段分开这样对照原理图检查时一眼能看出哪段没接。下面是一个输入方向、8 位差分、开了可变延时的例化骨架。selio_bus0 u_selio_bus0 ( // ---- 时钟与复位 ---- .clk_in_p (sys_clk_p), // 板级差分参考时钟 .clk_in_n (sys_clk_n), .ref_clock (idelay_ref_clk), // 200 MHz必须由 BUFG 驱动 .clk_reset (rst_clk), // 先释放 .io_reset (rst_io), // 后释放见 4.3 .delay_reset (rst_delay), // 与 io_reset 分开控 // ---- 引脚侧 ---- .data_in_from_pins_p (rx_p), // 位宽 数据宽度 .data_in_from_pins_n (rx_n), // ---- 器件侧 ---- .data_in_to_device (rx_parallel), // 进 fabric 的并行数据 // ---- 状态与延时 ---- .bitslip (rx_bitslip), // 仅 NETWORKING 模式需要 .delay_locked (delay_locked), // 必须抓判断 IDELAYCTRL 状态 .delay_data_ce (delay_ce), .delay_data_inc (delay_inc), .delay_tap_in (delay_tap_in), // 5 位写 CNTVALUEIN .delay_tap_out (delay_tap_out) // 5 位读 CNTVALUEOUT );例化时有三个细节值得单独说。delay_tap_in和delay_tap_out都是 5 位对应 IODELAYE2 的 32 个 tap别把它当成 8 位计数器来接。delay_locked是输出一定要引到顶层或者至少引到 ILA 上上板第一件事就是看它是不是高。bitslip在没用 NETWORKING 模式时不会出现在端口列表里如果你的代码里写了这个连接但 IP 没生成这个端口综合会报端口不存在这时候回去把 ISERDES 模式改对而不是在代码里注释掉。4. 约束与时序XDC 写不对功能对也跑不起来生成的 XDC 模板只是骨架引脚位置、时钟周期、输入延时这些必须你自己补。这一章按约束的执行顺序讲先定引脚和电平再定时钟最后处理复位和自查。4.1 引脚与 I/O 标准差分对要成对写差分管脚在顶层是两个独立端口_p和_n但 IOSTANDARD 只需要写在_p上工具会自动把_n归到同一对。PACKAGE_PIN 两个都要写写错一个位置实现阶段会报差分对不匹配。# 差分参考时钟两个引脚都定位电平只写在 _p set_property PACKAGE_PIN AH12 [get_ports sys_clk_p] set_property PACKAGE_PIN AH11 [get_ports sys_clk_n] set_property IOSTANDARD LVDS_25 [get_ports sys_clk_p] # 8 位差分数据_p 和 _n 分别按位定位 set_property PACKAGE_PIN AJ14 [get_ports {rx_p[0]}] set_property PACKAGE_PIN AJ13 [get_ports {rx_n[0]}] set_property IOSTANDARD LVDS_25 [get_ports {rx_p[0]}] # 板上有外部 100 欧端接时关掉内部端接 set_property DIFF_TERM FALSE [get_ports {rx_p[*]}]这里最容易出问题的是 bank 电压。LVDS_25 要求所在 bank 的 VCCO 是 2.5V如果你把同一个 IP 的另一半信号分到 1.8V 的 bank 上就得换成 DIFF_SSTL18 之类的标准而不是硬把 LVDS_25 写进去。我的习惯是在引脚规划阶段就把整个 bank 的电压定下来再决定这批差分线放哪而不是先画原理图再回来迁就约束。4.2 时钟约束位时钟、分频时钟与 200 MHz 参考时钟时钟约束的核心是把位时钟的周期写准其余都是它的派生。下面的例子对应位时钟 400 MHz、N8、DDR 的组合此时并行侧是 100 MHz。# 位时钟400 MHz从差分对的正端创建 create_clock -name clk_bit -period 2.500 [get_ports sys_clk_p] # IDELAYCTRL 参考时钟200 MHz必须是独立时钟不能由 clk_bit 分频得到 create_clock -name clk_ref -period 5.000 [get_ports idelay_ref_clk_p] # 如果对端随路时钟一起过来源同步用 generated clock 跟随 # create_generated_clock -name clk_rx_fwd -source [get_ports rx_clk_in_p] \ # -divide_by 1 [get_ports rx_clk_in_p] # 输入延时告诉工具数据相对位时钟的到达窗口 set_input_delay -clock clk_bit -max 0.600 [get_ports {rx_p[*]}] set_input_delay -clock clk_bit -min 0.200 [get_ports {rx_p[*]}]create_clock写在_p上就够了工具对差分对的另一侧自动识别。clk_ref那条千万别省也千万别写成create_generated_clock从位时钟分频出来——这两个时钟在物理上必须是独立源否则 IDELAYCTRL 的校准基准就跟着数据速率漂tap 值和实际延时对不上。手册里对ref_clock的措辞是必须来自 BUFG意思就是它得走一条干净的全局时钟路径不能是随手拉的普通信号。提示如果你的设计里有多个 SelectIO IP 实例都开了输入延时注意它们共享同一个 IDELAYCTRL。别在每个 IP 里各例化一个重复例化会在实现阶段报冲突或者被工具悄悄优化掉一个导致某个实例的延时失效。4.3 复位释放顺序写成显式逻辑别靠运气手册里对io_reset有一句非常关键的描述它必须在 SERDES 的时钟稳定之后才能撤销而且要在clk_reset撤销之后再等若干周期8:1 串行化时两者之间建议隔 16 个 I/O 时钟周期。这句话如果不落实成逻辑你得到的是仿真全对、上板偶发错的典型症状。// 复位释放clk_reset 先撤等 16 个位时钟周期后再撤 io_reset reg [4:0] rst_cnt 5d0; reg rst_clk_r 1b1; reg rst_io_r 1b1; always (posedge clk_bit) begin if (ext_rst) begin rst_cnt 5d0; rst_clk_r 1b1; rst_io_r 1b1; end else if (!rst_clk_r) begin // clk_reset 已释放开始计 16 拍 if (rst_cnt ! 5d16) rst_cnt rst_cnt 1b1; else rst_io_r 1b0; end end // clk_reset 比 io_reset 早一拍释放 always (posedge clk_bit) begin if (ext_rst) rst_clk_r 1b1; else rst_clk_r 1b0; end assign rst_clk rst_clk_r; assign rst_io rst_io_r;这段代码有两个点值得说明。计数器用的是位时钟clk_bit不是并行侧时钟clk_div因为手册说的16 个 I/O 时钟周期指的是位时钟用并行时钟计 16 拍会多等 4 倍时间虽然功能上不会错但上电到出数的延迟会变长。另外delay_reset我单独引了一根它在io_reset释放之后再拉低一拍确保 IDELAY 的 tap 寄存器不会在时钟切换的瞬间被清掉。4.4 三条必看的自查报告约束写完先别急着跑实现跑这三条命令能挡掉八成低级错误。第一条看时钟网络有没有被正确识别重点是位时钟是不是走了 BUFIO 而不是普通布线。第二条看 I/O 的 bank 电压和标准有没有冲突。第三条看时序重点看输入路径的 setup/hold 余量。# 1. 时钟网络与拓扑 report_clocks report_clock_networks -name selio_clk # 2. I/O 电平与 bank 一致性 report_io -file io_report.rpt # 3. 时序余量 report_timing_summary -delay_type min_max -max_paths 20 -file timing.rptreport_clock_networks的输出里如果看到位时钟被标成走 BUFG 进 IOB基本可以确定 BUFIO 没用上这时候回头查引脚是不是接在了非时钟 capable 的管脚上。report_io里如果出现 bank 电压冲突的 warning不要当警告忽略它一定会变成实现阶段的 DRC 错误。5. 避坑排查五条现场记录与解决办法这一章的五条都是我或同事在真实板子上踩过的现象描述尽量还原到你一眼能认出是自己的场景。5.1 综合与实现阶段的两条第一条tap 值写进去读回来永远是 0delay_locked一直低。现象是代码里给delay_data_ce打脉冲、delay_data_inc拉高用 ILA 抓delay_tap_out却纹丝不动同时delay_locked恒为 0。原因九成是ref_clock没接或频率不对IDELAYCTRL 没完成校准IODELAYE2 就进不了工作状态。另一小半可能是delay_reset一直被拉着或者多个 IP 实例各例化了一个 IDELAYCTRL 互相打架。解决顺序是这样的先用 ILA 抓delay_locked不为高就别往下查了直接去看参考时钟用report_clocks确认 200 MHz 那条时钟真的存在且周期是 5.000 ns再检查工程里 IDELAYCTRL 是不是只有一个实例。我现在的习惯是在顶层就例化一个 IDELAYCTRL所有 IP 的ref_clock都接到同一根 BUFG 输出上从源头避免这件事。第二条实现阶段报时钟布线冲突或者时序报告里 clock skew 大得离谱。现象是 place 阶段报 BUFIO/BUFR 相关的 routing 冲突或者时序报告里位时钟的 skew 到了纳秒级。原因是时钟输入引脚没落在 MRCC/SRCC 上工具没法把专用时钟网络引进去只能绕普通布线。7 系列每个 bank 有一对 MRCC 和若干 SRCC差分时钟必须接在 MRCC 的_P端。解决办法是在引脚规划阶段就把时钟脚钉死不要等布线报错再回头改。我一般会把时钟引脚写在约束文件最上面并加注释任何人改这个文件都能看到。另外还有一种情况位时钟和分频时钟在同一个区域里被两个 BUFIO 抢同一个时钟网络这时候把分频那一路换成 BUFR冲突就没了。5.2 上板与调试阶段的三条第三条仿真通过、上板正常跑几分钟后开始偶发误码。现象很迷惑人常温下跑一会儿就错一批重新上电又好换一块板可能几个小时都不错。原因是io_reset和clk_reset同时撤销SERDES 的时钟还没稳就放开了复位初始相位落在一个随机的位置。手册里那句8:1 串行化时两者之间隔 16 个 I/O 时钟周期就是给这个场景写的。解决办法是按 4.3 那段代码改成显式计数释放并且把sync_reset也接到同步复位域里。改完之后我又遇到一次类似现象查下来是io_reset撤销的时机跟着外部按键抖动走按键按下的那一下带来几十毫秒的毛刺后来给按键加了消抖才彻底干净。第四条bitslip 打了脉冲数据错位不收敛。现象是你按对齐算法一次次打bitslip数据要么不动要么跳到一个更差的位置。原因有三个层面一是 ISERDES 没配成 NETWORKING 模式这个模式下bitslip端口根本不会出现在生成的 IP 里你连的那根线其实是悬空的二是bitslip是同步到 CLKDIV 域的脉冲在别的时钟域打过去会漏采三是脉冲拉得太宽一个高电平持续多个周期等于连打了多次。解决办法是把bitslip的驱动逻辑锁在 CLKDIV 域用单周期脉冲并且每次打完之后等固定的若干周期再判断对齐是否成功。判断依据别用数据本身用一个固定的训练图案比如 0xBC 这类不会在正常数据里出现的字节去比对收敛会快很多。第五条I/O 标准选对但 DRC 还是报 bank 电压冲突。现象是每个管脚单独的 IOSTANDARD 都合法但实现阶段报同一个 bank 里电压不兼容。原因是同一个 bank 的 VCCO 只能有一个值你把 2.5V 的 LVDS_25 和 1.8V 的 LVCMOS18 混在了一个 bank 里。工具不会告诉你哪个引脚错了只会告诉你这个 bank 冲突。解决办法是拿report_io的输出按 bank 排序把冲突的引脚挪到别的 bank或者统一把这一批信号换成同电压的标准。我现在的做法是在引脚规划表里加一列 bank 电压分配之前先排序避免事后返工。6. 验证与进阶用 tap 扫描把采样窗口的中心找出来仿真跑通只是及格线真正的功夫在把采样点摆到眼图正中间。7 系列的 IODELAYE2 给你 32 个 tap每个 tap 的步进量级在几十皮秒具体值看器件速度等级和工艺这 32 个位置里通常只有中间那几个是干净的。与其凭感觉猜一个值写死不如写个扫描逻辑上板自动跑一遍。6.1 先仿真再上板扫仿真阶段用 IP 自带的 test bench 就够了重点看两件事delay_locked在复位释放后多久拉高以及并行数据在clk_div域上是不是稳定的。仿真里把ref_clock的周期设成 5 ns把clk_reset和io_reset的释放顺序照 4.3 的方式写能提前发现一大半复位时序问题。上板扫描的思路很朴素把 tap 从 0 走到 31每档停留一段时间统计这个窗口里的误码数或 CRC 错误数最后选错误最少的区间取中间值。下面这段是精简后的状态机wr_tap是你要写入的目标 tap 值err_cnt是外部误码统计。// 逐 tap 扫描每档保持 TAP_HOLD 拍记录该窗口的误码数 localparam [19:0] TAP_HOLD 20d200_000; reg [4:0] tap_idx 5d0; reg [19:0] hold_cnt 20d0; reg sweep_en 1b0; always (posedge clk_div) begin if (!sweep_en) begin hold_cnt 20d0; tap_idx 5d0; delay_ce 1b0; delay_inc 1b0; end else if (hold_cnt TAP_HOLD) begin hold_cnt 20d0; delay_ce 1b1; // 产生一次延时改变事件 delay_inc 1b1; // 递增方向扫完 31 后回到 0 重新开始 tap_idx (tap_idx 5d31) ? 5d0 : tap_idx 1b1; end else begin hold_cnt hold_cnt 1b1; delay_ce 1b0; // ce 只打一拍保持高会连续改变 end end三个参数值得单独说。TAP_HOLD决定了每档停留多久太短统计不到有效样本太长整个扫一遍要几十秒我一般按误码率量级取误码在 1e-9 量级时给到 20 万拍100 MHz 下约 2 ms足够。delay_inc固定为 1 是单调递增扫描扫到 31 再回卷这样你能看到一条完整的 U 形曲线而不是来回跳。delay_ce一定要只打一拍这个信号是延时改变事件的使能不是电平使能拉高不放会连续改动 tap 值。6.2 结果怎么读扫完之后你会得到一张表形态大概是这样中间宽、两头窄。判断标准不是误码为 0 的区间有多大而是误码开始上升的两个拐点在哪取两个拐点的中点。因为拐点位置反映的是采样点撞上数据跳变沿的位置中点才是眼图中心。tap 值累计误码判断0 到 5大量撞上跳变沿不可用6 到 9少量边缘区温度漂移会掉出去10 到 210可用窗口22 到 25少量另一侧边缘区26 到 31大量撞上另一侧跳变沿取中间值意味着最终写死的是 15 或 16而不是窗口边缘的 10。这样做的意义在于留出温度漂移和电压波动的余量——板上跑几个小时之后器件温度上来延时链的特性会漂采样点贴着边缘的设计往往就是这时候开始出错的。扫描逻辑不要在上板验证完就删掉留在代码里做成一个可触发的调试模式后面换批次板子或者改走线长度时还能用。从那以后我每次上板前都强制走一遍 tap 扫描哪怕时序报告显示余量充足、哪怕这批板子和上一批是同一家厂出的。因为延时链这种事报告给不了你眼图的真实形状只有扫出来的那条 U 形曲线会告诉你窗口还剩多宽。希望帮到你。本文还有配套的精品资源点击获取
