简介AXI总线协议规范是一份面向SoC、FPGA与数字IC设计学习者的技术文档聚焦ARM AMBA 3.0中的AXI高性能片内总线帮助读者理解地址、控制与读写数据通道分离的互连机制适合作为协议入门、工程查阅与面试复习的参考。压缩包内共1个doc文档约77KB篇幅集中于协议本身便于离线阅读与标注。目前已有430人学习下载。文档从AXI的诞生背景讲起说明单向通道体系结构如何降低延迟、减少门数与功耗并逐项说明读地址、读数据、写地址、写数据、写响应五个独立通道的职责配合读写通道结构示意讲清VALID/READY握手、LAST标记传输结束、突发传输只发首地址、outstanding操作与乱序响应、非对齐数据访问等机制同时与AHB的总线特性作对比给出CACTIVE、CSYSREQ、CSYSACK在低功耗模式进入与退出时的握手时序与状态迁移过程便于读者建立完整的协议理解并对照工程调试。1. AXI 总线协议规范这份文档能顶什么用从一次卡了三小时的 READY 死锁说起仿真跑到一半不动了波形上 AWVALID 是高、AWREADY 也是高数据就是不走。查了三小时才发现从设备侧把 RVALID 的拉高条件挂在了 ARREADY 上而主设备又在等 RVALID 才肯给 ARREADY——两边互相等典型的握手死锁。这种问题不看规范、只靠改例程参数是永远修不干净的因为例程里恰好没踩到这个组合。AXI 总线协议规范这份资料的价值就在这里它把五个通道的握手规则、突发参数的计算方式、乱序与 outstanding 的边界、低功耗握手的时序全部写死成可以逐条对照的条文而不是让人靠波形猜。它面向的是高性能、高带宽、低延迟的片内互连场景地址/控制相位与数据相位分离、支持非对齐传输、突发只给首地址、读写通道各自独立、支持乱序返回。刚接手 SoC 片内总线验证的同学和已经写过几版 AXI 主机但从没系统翻过规范、全靠抄例程改参数的人都能从里面捞出东西。2. 五通道握手VALID/READY 的三条铁律与一个可综合写通道状态机2.1 为什么要把地址和数据拆开从单向 hready 的瓶颈说起早期的片内总线是单通道结构一个时刻只有一笔传输在总线上跑。地址阶段和数据阶段虽然做了流水但只有一级深度主设备必须等当前这笔的数据阶段结束才能把下一笔的地址推上去。从设备用一个方向的 hready 信号同时表达“地址我收了”和“数据我收了”两种语义挤在一根线上主设备没法区分“我从设备还能再吃一笔地址”和“我数据还没处理完”。多核、多级存储、DMA 控制器一起挂在总线上时这个结构立刻成为瓶颈。AXI 的做法是把一笔传输拆成五个互相独立的通道每个通道有自己的 VALID/READY 握手各自流动。地址和控制信息相对数据的相位独立主设备发完地址就可以去发下一笔地址不必等数据回来这就是 outstanding 的由来。从设备侧也一样控制流可以先收下来排队数据流慢慢消化两边都能流水起来。更关键的是通道的单向性写数据只从主机流向从机读数据只从从机流向主机不存在双向复用的端口。这一点在跨时钟域桥接和时序收敛上收益极大综合出来的门数也更少。代价同样明确每个通道都要独立的缓冲和独立的握手逻辑面积上去了验证复杂度也上去了——乱序、交织、多 ID 并发每一个都是坑。2.2 五个通道各自管什么握手规则只有三条通道方向关键信号握手语义常见误用写地址 AW主机 → 从机AWID/AWADDR/AWLEN/AWSIZE/AWBURST/AWVALID/AWREADY地址与控制信息被接收把 AWVALID 挂在 WREADY 上写数据 W主机 → 从机WDATA/WSTRB/WLAST/WVALID/WREADY一拍数据被接收WLAST 与 AWLEN 不同步写响应 B从机 → 主机BID/BRESP/BVALID/BREADY一笔写事务完成BID 不回查直接丢弃读地址 AR主机 → 从机ARID/ARADDR/ARLEN/ARSIZE/ARBURST/ARVALID/ARREADY地址与控制信息被接收ARVALID 等 RVALID 才拉高读数据 R从机 → 主机RID/RDATA/RRESP/RLAST/RVALID/RREADY一拍读数据被接收RLAST 早拉或晚拉一拍握手本身只有三条铁律但每一条都有人栽过。第一条VALID 拉高的同一拍地址、数据、控制信息必须已经有效不允许“先把 VALID 拉起来等 READY 来了再给数据”。第二条VALID 一旦拉高在对应 READY 到来之前不许撤销中途撤回在协议上是非法行为很多从设备的仲裁器会因此锁死。第三条READY 可以等 VALID但任何一侧都不允许用“对方的某个下游信号”作为自己拉高 VALID 的条件。第三条是死锁的根源读通道上主机不能等 RVALID 才给 ARVALID写通道上从机不能等 WVALID 才给 AWREADY这类依赖一旦成环仿真就会以“波形全高但不前进”的形式挂住。提示AXI3 的写数据通道带 WID支持写数据交织AXI4 删掉了 WID一笔写事务的数据必须连续发送。把 AXI4 的从设备接到 AXI3 的主机上时WID 这根线必须显式处理掉悬空会综合出意想不到的逻辑。2.3 一个可综合的最小写通道主机下面这段是一个只支持 INCR、只发单 ID 的最小写通道主机够用来对着波形理解握手顺序先 AW再逐拍 W最后等 B。// 最小 AXI 写通道主机INCR 突发单 ID无写交织 module axi_wr_mini #( parameter integer DATA_W 64, // 数据位宽决定 WSTRB 宽度 parameter integer ADDR_W 32, parameter integer ID_W 4 )( input wire aclk, input wire aresetn, input wire start, // 单拍脉冲启动一笔写 input wire [ADDR_W-1:0] addr, // 首地址必须按 size 对齐 input wire [7:0] len, // AxLEN 拍数 - 1 input wire [2:0] size, // AxSIZE每拍字节数 1 size // AW 通道 output reg [ID_W-1:0] awid, output reg [ADDR_W-1:0] awaddr, output reg [7:0] awlen, output reg [2:0] awsize, output reg [1:0] awburst, output reg awvalid, input wire awready, // W 通道 output reg [DATA_W-1:0] wdata, output reg [DATA_W/8-1:0] wstrb, output wire wlast, // 由 beat_cnt 组合译出避免晚一拍 output reg wvalid, input wire wready, // B 通道 input wire [ID_W-1:0] bid, input wire [1:0] bresp, input wire bvalid, output reg bready ); localparam [1:0] S_IDLE 2d0, S_AW 2d1, S_W 2d2, S_B 2d3; reg [1:0] state; reg [7:0] beat_cnt; // 已完成的拍数 // WLAST 必须是当前这拍就是最后一拍所以和 wvalid 同拍有效 assign wlast wvalid (beat_cnt awlen); always (posedge aclk or negedge aresetn) begin if (!aresetn) begin state S_IDLE; awvalid 1b0; wvalid 1b0; bready 1b0; beat_cnt 8d0; awid {ID_W{1b0}}; awaddr {ADDR_W{1b0}}; awlen 8d0; awsize 3d0; awburst 2b01; wdata {DATA_W{1b0}}; wstrb {(DATA_W/8){1b0}}; end else begin case (state) S_IDLE: begin if (start) begin awid {ID_W{1b0}}; awaddr addr; awlen len; awsize size; awburst 2b01; // 01 INCR awvalid 1b1; // 地址与 VALID 同拍有效 bready 1b1; // B 通道提前挂好别让从机等 state S_AW; end end S_AW: begin // VALID 拉高后只在这里撤销且必须 (VALID READY) 同拍为真 if (awvalid awready) begin awvalid 1b0; wvalid 1b1; beat_cnt 8d0; wdata {DATA_W{1b0}}; wstrb {(DATA_W/8){1b1}}; state S_W; end end S_W: begin if (wvalid wready) begin if (beat_cnt awlen) begin wvalid 1b0; // 最后一拍已被接收撤 VALID state S_B; end else begin beat_cnt beat_cnt 8d1; wdata wdata 1b1; // 占位数据 wstrb {(DATA_W/8){1b1}}; // 全宽写不做窄传输 end end end S_B: begin if (bvalid bready) begin bready 1b0; if (bid awid bresp 2b00) begin state S_IDLE; // OKAY正常收尾 end else begin state S_IDLE; // 实际设计里这里要上报 SLVERR/DECERR end end end default: state S_IDLE; endcase end end endmodule几个参数和写法上的取舍值得说清楚。DATA_W决定WSTRB的宽度WSTRB恒为全 1 意味着只做全宽写一旦接入size log2(DATA_W/8)的窄传输从设备会按字节选通去取写进去的数据就错位了。len是AxLEN原值实际拍数是len1这段代码里beat_cnt从 0 计到awlenwlast用组合逻辑从beat_cnt awlen译出就是为了避开“寄存器晚一拍导致 WLAST 和数据错位”这个高频翻车点。awburst固定为2b01INCRFIXED 和 WRAP 都没做WRAP 还要额外处理回卷边界工程里如果不是接 DMA 几乎用不到。awvalid和awaddr在同一拍赋值是铁的写法先拉awvalid再补地址仿真里可能碰巧过综合后上板必炸。3. 突发参数落地AxLEN/AxSIZE/AxBURST 与 4KB 边界的算法化核对3.1 三个参数共同决定一笔突发的字节数AxSIZE只有 3 位取值 0~7每拍有效字节数等于1 AxSIZE也就是从 1 字节到 128 字节。AxLEN是拍数减一AXI4 是 8 位一次突发最多 256 拍AXI3 是 4 位最多 16 拍。AxBURST两位2b00是 FIXED地址每拍不变只允许 1~16 拍2b01是 INCR地址按每拍字节数递增2b10是 WRAP回卷突发拍数只能是 2、4、8、16 这四种2b11保留。一笔突发的总字节数是(AxLEN1) AxSIZE。真正让设计出错的是 4KB 边界规则一笔突发不允许跨越 4KB 地址边界。这条约束不是建议是从设备地址译码的硬性前提——很多从设备把一笔突发当成落在同一个 4KB 页内处理跨界时行为未定义运气好返回 SLVERR运气差直接挂死。判断方式是首地址的低 12 位加上本次突发总字节数不能超过 4096# 4KB 边界检查给定首地址、size、len判断这笔突发是否合法 def check_4kb(addr: int, size: int, length: int) - tuple[bool, int]: nbytes (length 1) size # 本次突发总字节数 offset addr 0xFFF # 首地址在 4KB 页内的偏移 ok (offset nbytes) 4096 # 该地址下允许的最大 AxLEN超了就要拆成多笔 max_len ((4096 - offset) size) - 1 return ok, max_lenmax_len这个返回值是拆突发的关键突发要跨页时按max_len切一刀剩下的地址重新按对齐后的首地址发起第二笔。注意切完之后的新首地址必须按1 size对齐否则第二笔又变成非对齐首拍从设备侧要额外处理字节选通白白增加一层逻辑。我一般会在主机侧写一个小的 burst 拆分器把上层给的大块搬运请求先按 4KB 页边界切开再交给 AXI 主机 FSM这样下游从来见不到跨页突发。3.2 用脚本把逐拍地址打出来核对地址递增逻辑在 WRAP 突发上最容易写错人脑算回卷边界十有八九要错一次。与其在波形上猜不如用一段几十行的脚本把每拍地址展开和 RTL 里的自增结果逐拍对比。# 按 AXI 规范展开一次突发的逐拍地址用于核对 RTL 的地址自增/回卷逻辑 def beat_addrs(addr, size, length, burstINCR): addr : 首地址字节地址 size : AxSIZE每拍字节数 1 size length : AxLEN实际拍数 length 1 burst : FIXED / INCR / WRAP 返回 : 每拍的字节地址列表 nbytes 1 size beats length 1 if burst FIXED: return [addr] * beats if burst INCR: return [addr i * nbytes for i in range(beats)] # WRAP拍数只允许 2/4/8/16回卷边界 突发总字节数向下对齐 assert beats in (2, 4, 8, 16), WRAP 的拍数只能是 2/4/8/16 total beats * nbytes base addr - (addr % total) # 回卷起点 return [base ((addr - base) i * nbytes) % total for i in range(beats)] if __name__ __main__: # size2 即每拍 4 字节从 0x1004 起发 4 拍 print(INCR:, [hex(a) for a in beat_addrs(0x1004, 2, 3, INCR)]) print(WRAP:, [hex(a) for a in beat_addrs(0x1004, 2, 3, WRAP)]) print(FIXED:, [hex(a) for a in beat_addrs(0x1004, 2, 3, FIXED)])跑出来 INCR 是0x1004 0x1008 0x100c 0x1010WRAP 是0x1004 0x1008 0x100c 0x1000——最后一拍回卷到0x1000因为总字节数是 16回卷边界对齐到0x1000。FIXED 四拍全是0x1004这种模式一般只用于对同一个寄存器反复写的场景比如往 FIFO 口连续灌数据。脚本里base addr - (addr % total)这一行是最容易写错的地方很多人会写成按1 size对齐那算出来的边界就小了一档回卷点提前出现。注意WRAP 突发的首地址必须按1 size对齐但不需要按总字节数对齐上面0x1004配 4 字节/拍就是合法的。如果首地址连size都没对齐从设备的字节选通会算错。3.3 窄传输与非对齐传输WSTRB 到底怎么填窄传输指AxSIZE小于总线物理宽度比如 64 位总线传 4 字节。这时候WSTRB不再是全 1主设备必须根据当前拍地址的低位把有效字节放到正确的字节道上其余字节的WSTRB置 0。从设备只采样WSTRB为 1 的字节道剩下的位不管主设备驱动了什么都不会被写进去。以 64 位总线、size24 字节/拍为例首拍WSTRB按地址低 3 位取值如下首地址低 3 位占用字节道WSTRB8 位高位在左说明3b0000~38b0000_1111对齐最常见3b0011~48b0001_1110非对齐首拍3b0102~58b0011_1100非对齐首拍3b0113~68b0111_1000非对齐首拍3b1004~78b1111_0000对齐到高半区非对齐只允许出现在一笔 INCR 突发的第一拍后续拍必须回到1 size的整数倍地址上。实际工程里我倾向于在主机侧就把非对齐请求拆成“首拍非对齐 若干对齐拍 尾拍”宁可多拆一笔也不让下游从设备去处理字节选通的边界情况。因为非对齐首拍一多从设备侧的写合并逻辑复杂度是指数级上升的验证用例也很难覆盖全。FIXED 和 WRAP 突发在协议上不允许非对齐写 RTL 时可以直接在断言里禁掉省得后面查。4. 乱序与 OutstandingID 位宽怎么定、从设备侧缓冲留多深4.1 能力位在哪儿看别猜去翻集成手册乱序和 outstanding 不是“有或没有”的二值特性而是一组能力参数接 IP 之前必须先把这几项确认清楚否则时序跑通了功能也是错的。参数一般写在哪儿对设计的影响ID 位宽接口信号定义 / 集成手册的参数表决定 ID 表深度直接影响从设备侧面积每 ID 最大 outstanding手册的 outstanding 章节主机侧发多了会被反压发少了带宽上不去总 outstanding 上限同上多 ID 并发时的整体节流点是否支持读数据乱序能力描述或寄存器位主机侧要不要做重排缓冲是否支持写数据交织AXI3 看 WIDAXI4 恒不支持AXI3 从设备要按 WID 分路AXI4 可以直接按序收是否支持 outstanding 的写响应乱序同上B 通道要不要按 ID 匹配这里有个非常常见的误解看到接口上挂了AWID就以为从设备支持乱序。ID 位宽和乱序能力是两回事很多从设备收下 ID 只是为了让主机侧能匹配响应内部依然严格按序返回。判断方法只有一个把手册里 outstanding 那一节翻出来看或者直接构造两笔不同 ID、不同延时的读看返回顺序。凭空假设从设备支持乱序主机侧按乱序写了重排逻辑结果从设备永远按序返回功能上不会错但白烧了一堆面积。4.2 从设备侧的 ID 表怎么设计从设备侧要维护的核心结构是一张“ID → 未完成事务数”的表。每收到一笔 AW 或 AR查表把对应计数加一每返回一笔 B 或 R查表减一计数打到上限就压住对应的AWREADY/ARREADY。设计时有几个经验值可以参考。第一步是定表深度。理论深度是2^ID_W但按满配分配几乎一定是浪费。真实业务里同一个主设备并发使用的 ID 通常只有 2~8 个常见做法是按实际并发数分配再加一层 ID 到表项的哈希映射冲突时退化成分组共享。表项太多不光是面积问题复位和清零的逻辑也会变复杂。第二步是定每 ID 的并发深度。这个值要和主机侧对齐主机侧如果一次性能压 16 笔读出去从设备侧每 ID 只留 4 个槽多出来的 12 笔全部被反压带宽立刻掉到四分之一。反过来从设备侧留 32 个槽而主机侧最多发 4 笔槽位就是纯浪费。我一般的做法是把两侧的数值写在同一个配置表里改的时候一起改避免出现“从设备扩容了主机没跟上”这种低级问题。第三步是响应通道的匹配逻辑。B 通道的BID必须能查回对应的那笔 AW用来决定把哪个槽位释放、把哪个主机的等待信号拉起来。如果从设备内部做了多笔写合并把相邻地址的几笔 AW 合成一次内部写释放槽位的时机要往后推到最后那笔内部写真正落盘否则主机侧会提前认为写完成后面读同一地址读到旧数据。4.3 用仿真波形确认乱序真的发生了光看波形上RID变了不算数得确认返回顺序和发起顺序确实不同而且数据没有串。操作步骤是这样主机侧连续发两笔读第一笔ARID0指向慢速存储区第二笔ARID1指向快速的片上 RAM观察 R 通道上RID1的数据是否先于RID0返回。验证环境里配一个按 ID 分桶的 scoreboard每笔读发出时把期望数据压进对应 ID 的队列R 通道每收一拍就按RID取出对应队列比对RLAST为高时检查队列是否正好清空。这样既能确认乱序又能顺带查数据串道。如果波形上始终不出现乱序先别怀疑从设备写错了检查三件事两笔读是不是发到了同一个从设备不同从设备之间本来就不保证顺序同一个从设备才谈乱序、从设备的手册里是否真的声明了支持乱序、主机侧是不是把第二笔 AR 压在了第一笔 R 返回之后才发那当然不会乱序。第三点在例程改出来的主机里特别常见地址通道被串行化了outstanding 形同虚设。5. 联调避坑五条从波形里捞出来的握手翻车记录5.1 现象波形上 VALID 和 READY 同时为高但只高了一拍就掉数据没被收原因主机侧把awvalid写成了组合逻辑直接由start脉冲译出start只持续一拍awready那一拍恰好没来awvalid就跟着掉了。协议规定 VALID 拉高后必须保持到握手完成组合译出的 VALID 天然违反这条。解决把 VALID 注册成状态机的输出只在(VALID READY)同拍为真的那个时钟沿撤销撤销条件写进状态转移里不要用组合逻辑做。上面 2.3 那段代码里awvalid的赋值位置就是照这个原则摆的。5.2 现象一笔写突发发完从设备永远不给 B 响应主机挂在 S_B 状态原因WLAST和AWLEN对不上。主机侧AWLEN给的是 34 拍但WLAST在第三拍就拉高了从设备按 4 拍收数据收到WLAST时发现拍数不够内部状态机不进响应阶段。解决WLAST必须由“已接收拍数 AWLEN”译出而且要和当前拍的WVALID同拍有效。用寄存器提前一拍算好、下一拍再输出或者干脆用组合逻辑从计数器直接译两种都行唯独不能靠“数据发完自动拉高”这种含糊写法。验证时把AWLEN分别设成 0、1、15、255 各跑一遍覆盖单拍和最长突发。5.3 现象偶发返回 SLVERR重启后又不复现典型的玄学问题原因突发跨了 4KB 边界。上层给了一个大块搬运请求主机侧没做拆分直接按最大AWLEN发出去首地址偏移加上总字节数超过了 4096。有些从设备会把越界部分丢弃并返回错误有些则写到了错误的页里症状完全取决于从设备实现。解决在主机侧入口处加 3.1 节那个check_4kb逻辑超了就按max_len拆成多笔拆完的新首地址重新对齐。这条规则要在断言里也写一遍仿真阶段就拦住别指望上板之后靠日志定位。5.4 现象多 ID 并发写主机侧偶尔永久等待B 通道上来的 BID 匹配不上任何未完成事务原因主机侧维护的未完成事务表用的是一个 FIFO按发起顺序弹出而 B 通道是乱序返回的。第一个回来的 B 对应的不是 FIFO 头那笔事务匹配失败后表项没有释放几轮之后表满新的 AW 发不出去。解决未完成事务表必须按 ID 索引不能按顺序索引。表项里存 ID、首地址、拍数、期望响应B 通道来一笔就按BID查表释放对应项。如果 ID 位宽较小比如 4 位直接用一个 16 项的寄存器堆最省事读延迟一拍够用。5.5 现象低功耗握手走完之后时钟被关掉回来第一笔读的数据丢了原因CSYSREQ拉低后从设备用CSYSACK应答系统随即关时钟。但此时总线上还有一笔 outstanding 的读没返回数据被关在了从设备的输出寄存器里时钟一停就不再推进。协议里CACTIVE的语义就是“我现在还需要时钟”从设备在还有未完成事务时必须把CACTIVE拉住主机侧或时钟控制器看到CACTIVE为高就不能进低功耗。解决进入低功耗前先检查CACTIVE和未完成事务计数两者都清空才允许拉低CSYSREQ。这条检查不要只在时钟控制器里做从设备侧也要做——两边都以为是对方的责任是这类问题最典型的成因。6. 把规范变成断言五条 SVA 加一份覆盖率清单收口验证规范读完之后最容易忘忘得最快的就是那些“看起来显然”的约束。我一般会把它们直接固化成断言挂在接口上跑全回归比人肉看波形靠谱得多。这五条是最低配置写进 bind 文件里对每个 AXI 接口实例都挂一份。// 挂在 AXI 接口上的最小断言集disable iff 统一用复位 module axi_sva_check ( input wire aclk, input wire aresetn, input wire awvalid, input wire awready, input wire [31:0] awaddr, input wire [7:0] awlen, input wire [2:0] awsize, input wire wvalid, input wire wready, input wire wlast, input wire arvalid, input wire arready, input wire bvalid, input wire bready, input wire [3:0] bid, input wire [3:0] awid ); // 1. AWVALID 拉高后必须保持到握手完成不允许中途撤销 property p_awvalid_hold; (posedge aclk) disable iff (!aresetn) (awvalid !awready) | awvalid; endproperty // 2. 握手未完成期间地址和控制信息必须稳定 property p_awctrl_stable; (posedge aclk) disable iff (!aresetn) (awvalid !awready) | $stable(awaddr) $stable(awlen) $stable(awsize); endproperty // 3. 读出地址不能等读数据通道就绪才发起否则可能成环死锁 property p_ar_no_dep_on_r; (posedge aclk) disable iff (!aresetn) (arvalid !arready) | arvalid; // 简单版只查保持配合下面的 4KB 检查 endproperty // 4. 突发不得跨 4KB 边界首地址页内偏移 总字节数 4096 property p_no_4kb_cross; (posedge aclk) disable iff (!aresetn) (awvalid awready) |- ((awaddr 32hFFF) ((awlen 1b1) awsize) 32d4096); endproperty // 5. B 通道返回的 ID 必须属于已发起且未完成的写事务简化版ID 位宽内合法即可实际靠 scoreboard property p_bid_known; (posedge aclk) disable iff (!aresetn) (bvalid bready) |- (bid awid || bid 4d16); endproperty assert property (p_awvalid_hold) else $error([AXI] AWVALID 在握手完成前被撤销); assert property (p_awctrl_stable) else $error([AXI] 握手期间地址/控制信息发生跳变); assert property (p_ar_no_dep_on_r) else $error([AXI] ARVALID 未保持); assert property (p_no_4kb_cross) else $error([AXI] 突发跨越 4KB 边界); assert property (p_bid_known) else $error([AXI] BID 不在合法范围内); endmodule第 5 条写得比较宽是因为“BID 属于未完成事务”本质是个跨时间的集合性质纯 SVA 写起来很啰嗦交给 scoreboard 更划算。真正需要 SVA 兜底的是第 1、2、4 条它们全是单拍或两拍就能判定的局部性质写起来短、抓问题准。覆盖率才是回答“测够了没有”的东西功能点得对着规范里那些边界逐条列。我一般会盯这几项AxSIZE从 0 到 3或到物理宽度对应值全覆盖AxLEN至少打到 0、1、15、255 四个点WRAP 突发额外覆盖 2、4、8、16AxBURST三种全命中READY反压注入 0~10 拍的随机延迟专门打 VALID 早于 READY 的组合ID 至少两路并发并按乱序返回BRESP/RRESP除 OKAY 外至少覆盖一次 SLVERR。这几项跑满之后剩下的漏网之鱼基本只剩时钟域和复位序列这类跨模块问题。写 RTL 的前两年我特别喜欢在仿真里靠“改参数试一下”来定位问题觉得断言麻烦、覆盖率是给流程看的。直到有一次跨页突发在实验室复现不出来、客户现场天天出回来才发现只要一条 4KB 断言挂在接口上第一天就能拦住。从那以后我每次新接一个 AXI 接口第一件事不是写主机 FSM而是先把复位值、VALID 保持、4KB 不跨界这三条断言挂上去跑空回归——先把接口的底线钉死再谈功能。希望帮到你。本文还有配套的精品资源点击获取
