1. 项目缘起与整体设计思路PLFM_RADAR 这个名字第一次看到的时候我脑子里蹦出来的就是 Pulse Linear Frequency Modulation Radar线性调频脉冲雷达。没错这就是一个典型的雷达信号处理项目而且从热搜词里同时出现了 phased array、FPGA、STM32 这几个关键词来看这大概率是一个“FPGA 做高速信号采集与预处理 STM32 做系统控制与上位机交互”的异构架构项目。我做过好几个类似的雷达信号处理系统这种分工方式在工程上非常经典也最稳妥。先说为什么选这个架构。雷达信号处理的核心痛点在于中频采样率动辄几十兆甚至上百兆后续还要做数字下变频、脉冲压缩、FFT、CFAR 检测这一整套流程运算量极大。STM32 再强H7 系列主频拉到 480MHz面对持续高速的数据流也是扛不住的。而 FPGA 天生就是干这个的——并行流水线结构一个时钟周期能同时处理几百个乘加运算做匹配滤波和 FFT 简直是对口。但 FPGA 不擅长做复杂的状态机管理、人机交互、协议栈这些事所以让 STM32 来管系统调度、参数配置、结果显示两者通过高速接口通常是 SPI 或者 FSMC通信各司其职。这个项目的核心关键词里还有 phased array说明天线端不是单通道的而是多通道相位阵列。相控阵雷达的波束成形需要在每个通道上做精确的相位加权和幅度加权这对 FPGA 的多通道同步采集能力提出了很高要求。热搜词里“基于 fpga 的多端口 DDR 读写程序”和“fpga 高速 adc 采样”正好印证了这一点——多通道 ADC 数据要先缓存到 DDR再做波束合成。整个系统的信号链路我梳理一下天线阵列接收回波信号经过射频前端下变频到中频ADC 采样后送入 FPGA。FPGA 内部先做数字下变频把中频信号搬移到基带然后做抽取滤波降低数据率。接下来是多通道波束合成根据波束指向计算每个通道的相位补偿量加权求和后得到单路波束数据。再往后就是脉冲压缩用发射波形的匹配滤波器做卷积把宽脉冲压缩成窄脉冲提高距离分辨率。最后做 FFT 得到距离-多普勒二维图CFAR 检测提取目标点迹。STM32 这边负责配置 FPGA 的工作参数波束指向、PRF、脉宽等读取处理后的目标信息通过串口或者网口上传到上位机显示。为什么我要把这个项目的设计思路讲这么细因为很多做 FPGA 项目实战的朋友容易犯一个错误拿到需求就直接写代码没有先把信号处理链路和数据流想清楚。结果写到一半发现数据位宽不对、时钟域跨不过去、DDR 带宽不够返工成本极高。我自己的习惯是先在纸上把整个数据流画出来标注每一级的采样率、数据位宽、时钟频率算清楚带宽和延迟然后再动手写 HDL。关于工具链的选择热搜词里出现了“vscode 配置 stm32 开发环境”和“keil5 兼容 c51 和 stm32 安装”说明这个项目的开发者可能同时用 Keil 和 VSCode。我的建议是FPGA 部分用 VivadoXilinx或者 QuartusIntel/AlteraSTM32 部分用 STM32CubeIDE 或者 Keil MDK。VSCode 可以作为代码编辑器配合使用但调试 STM32 还是 CubeIDE 或者 Keil 更顺手。热搜词里还有“黑金 fpga”和“安路 fpga 仿真”说明国产 FPGA 平台也在考虑范围内安路的 TD 工具链做仿真和综合也是可以的但 IP 核生态相比 Xilinx 还是弱一些新手入门建议先用 Xilinx 或者 Altera 的平台。2. 核心硬件选型与参数计算2.1 FPGA 与 ADC 的匹配计算雷达信号处理对 ADC 的要求很高核心参数就三个采样率、分辨率、通道数。假设我们的中频信号带宽是 10MHz根据奈奎斯特采样定理采样率至少要是 20MHz但实际工程中通常要过采样取 40MHz 到 60MHz 比较合适。分辨率方面雷达信号动态范围大弱目标回波可能比强杂波低 60dB 以上所以 ADC 至少需要 12 位最好 14 位甚至 16 位。热搜词里“fpga 高速 adc 采样”和“fpga 的 lvds 接收”提示我们ADC 和 FPGA 之间的接口很可能是 LVDS低压差分信号。高速 ADC 输出通常采用 LVDS 或者 JESD204B 接口。LVDS 的好处是抗干扰能力强、功耗低但布线要求严格差分对之间要等长匹配。JESD204B 更先进用串行接口替代并行总线大幅减少引脚数但协议复杂需要 FPGA 有对应的 IP 核支持。我拿一个具体的例子来算假设选用 AD9253 这款四通道 14 位 125MSPS 的 ADCLVDS 输出。每个通道的数据率是 14bit × 125MSPS 1.75Gbps四通道就是 7Gbps。FPGA 这边需要用 ISERDES 原语做串并转换把高速串行 LVDS 数据解成并行数据。Xilinx 7 系列 FPGA 的 ISERDESE2 支持最高 1.25Gbps 的 DDR 模式所以 1.75Gbps 需要用到 SelectIO 的高性能模式或者用 GTX 收发器。这里就是一个典型的选型陷阱很多人以为 FPGA 的普通 IO 能直接接高速 LVDS结果发现时序根本收敛不了。一定要查清楚 FPGA 手册里 SelectIO 的最大速率。2.2 DDR 缓存带宽估算热搜词里“基于 fpga 的多端口 DDR 读写程序”说明 DDR 缓存是这个项目的关键环节。为什么要用 DDR因为多通道波束合成需要缓存多个脉冲重复周期的数据而且要做跨周期的多普勒处理。假设我们缓存 1024 个距离门 × 128 个脉冲 × 4 个通道 × 16 位数据量是 1024 × 128 × 4 × 2 字节 1MB。看起来不大但如果要做长时间积累比如 1024 个脉冲那就是 8MB。再加上乒乓操作需要双倍缓存16MB 就出去了。FPGA 片内 BRAM 根本不够用必须外挂 DDR。DDR3 的带宽计算假设 DDR3-1600数据位宽 32 位理论带宽是 1600MHz × 32bit / 8 6.4GB/s。实际有效带宽打七折大概 4.5GB/s。我们的 ADC 数据率是 4 通道 × 125MSPS × 2 字节 1GB/s写 DDR 完全够用。但要注意DDR 控制器是共享的读和写会争抢带宽。如果同时要做波束合成读取和 ADC 写入实际可用带宽要再打折扣。我的经验是DDR 带宽利用率不要超过 70%留足余量给刷新和仲裁开销。多端口 DDR 读写是难点。FPGA 内部有多个模块要访问 DDRADC 数据写入、波束合成读取、FFT 读取、结果输出读取。如果每个模块直接挂到 DDR 控制器上仲裁逻辑会非常复杂。常用的做法是用 AXI 互联矩阵或者自己写一个简单的轮询仲裁器。Xilinx 的 MIG 核提供 AXI 接口配合 AXI SmartConnect 可以方便地挂多个主设备。但要注意AXI 互联会引入额外延迟对实时性要求高的通道要设高优先级。2.3 STM32 的选型与控制接口STM32 这边主要做控制和人机交互对算力要求不高但对外设接口要求丰富。热搜词里出现了“stm32 如何做 usb 设备”和“stm32 lin 收发器”说明可能需要 USB 通信和 LIN 总线。我的建议是选 STM32F4 或者 STM32H7 系列F4 性价比高H7 性能强带以太网。如果只是做参数配置和数据转发F407 就够了如果要跑 LCD 显示和复杂协议栈上 H743。STM32 和 FPGA 之间的通信接口常见的有三种SPI、FSMC/FMC、UART。SPI 最简单但速率有限通常到 10MHz 左右适合传控制参数。FSMC 可以映射成并行总线速率能到几十 MB/s适合传大量数据。UART 最慢但最省引脚。我的项目里通常用 FSMC 做数据通道SPI 做控制通道这样分工明确。STM32 的 FSMC 可以配置成 SRAM 模式把 FPGA 内部的寄存器映射到 STM32 的地址空间读写就像访问内存一样方便。这里有个坑要注意STM32 的 FSMC 时序配置很关键。如果时序参数设得太激进读写会出错设得太保守速率上不去。我一般先用保守参数调通然后用示波器或者逻辑分析仪抓时序逐步收紧参数直到误码出现再回退一档。这个过程叫时序余量测试是保证长期稳定运行的必要步骤。3. FPGA 内部信号处理链路实现3.1 数字下变频与抽取滤波ADC 采样得到的是中频信号比如 60MHz 采样率下中频是 15MHz。数字下变频的目的就是把 15MHz 的中频搬移到零频。做法是把 ADC 数据分别乘以 cos(2π×15MHz×n/60MHz) 和 -sin(2π×15MHz×n/60MHz)得到 I 路和 Q 路。这个乘法用 FPGA 的 DSP48 切片实现一个时钟周期就能完成。但直接相乘后数据率还是 60MSPS后续处理压力大。所以要做抽取滤波把数据率降下来。假设我们只需要 10MHz 带宽那抽取因子取 4数据率降到 15MSPS。抽取之前要先做低通滤波防止频谱混叠。低通滤波器用 FIR 结构系数用 MATLAB 的 fdatool 或者 Python 的 scipy.signal.firwin 生成。滤波器的阶数取决于过渡带宽度和阻带衰减要求一般 32 到 64 阶够用。这里有个经验FIR 滤波器用转置型结构比直接型更好因为转置型的加法器链更短时序更容易收敛。而且如果系数是对称的可以用对称结构把乘法器数量减半。FPGA 的 DSP48 资源有限省着用很重要。我见过一个项目FIR 滤波器用了 128 个乘法器结果 DSP 不够用了只能降阶数性能不达标。后来改成对称结构64 个乘法器搞定时序还更好了。3.2 多通道波束合成相控阵的核心就是波束合成。假设是 4 通道均匀线阵阵元间距 d λ/2波束指向 θ那相邻通道的相位差是 Δφ 2π × d × sin(θ) / λ π × sin(θ)。波束合成就是给每个通道乘上对应的相位补偿因子然后求和。在 FPGA 里实现相位补偿有两种方式一是用 CORDIC 算法实时计算 cos 和 sin二是查表。CORDIC 省资源但延迟大查表快但占 BRAM。我的做法是如果波束指向是固定的或者切换不频繁用查表如果需要连续扫描用 CORDIC。查表的深度取决于相位量化位数比如 10 位量化就是 1024 个点存 cos 和 sin 各 1024 × 16 位 2KB一个 BRAM 就够了。波束合成的求和要注意位宽扩展。4 个 16 位数据相加结果要 18 位才能不溢出。如果是 16 通道那就是 20 位。很多新手在这里翻车求和结果位宽不够大信号时溢出波形削顶信噪比急剧恶化。我的习惯是每级加法都扩展 1 位最后再根据实际动态范围截位。3.3 脉冲压缩与 FFT 处理脉冲压缩是雷达信号处理的灵魂。发射的是宽脉冲比如 10μs经过匹配滤波后压缩成窄脉冲比如 0.1μs距离分辨率提高了 100 倍。匹配滤波在时域是卷积在频域是相乘。FPGA 里做脉冲压缩通常用频域方法先做 FFT乘以匹配滤波器的频域系数再做 IFFT。FFT 的 IP 核 Xilinx 和 Altera 都有提供配置好点数、数据位宽、流水线级数就行。但要注意FFT 的输出有自然顺序和位反转顺序两种后续处理要对应。我一般用自然顺序输出虽然资源多一点但省去了位反转的麻烦。FFT 的点数取 2 的幂次比如 1024 点对应 1024 个距离门。如果距离门数不是 2 的幂次可以补零到最近的 2 的幂次。匹配滤波器的频域系数是发射波形的 FFT 的共轭。这个系数可以在 MATLAB 里算好量化成定点数存在 FPGA 的 ROM 里。量化位数要权衡位数多则精度高但资源消耗大位数少则资源省但旁瓣电平高。我的经验是 16 位量化旁瓣电平能到 -60dB 以下满足大多数应用。3.4 DDR 多端口读写控制多端口 DDR 读写是这个项目的技术难点之一。我详细说一下实现方案。Xilinx 的 MIG 核生成 DDR 控制器对外提供 AXI4 接口。我们需要挂多个 AXI 主设备ADC 数据写入模块、波束合成读取模块、FFT 读取模块、结果输出读取模块。用 AXI SmartConnect 或者 AXI Interconnect 把这些主设备连到 MIG 的从接口上。仲裁策略很关键。ADC 写入是实时数据流不能断所以给最高优先级。波束合成读取是周期性的每个 PRI 读一次给中等优先级。FFT 和结果输出可以等给低优先级。AXI Interconnect 支持优先级配置但要注意高优先级通道如果一直占用总线低优先级通道会饿死。所以还要设置最大突发长度让高优先级通道传完一个突发就释放总线。地址映射也要规划好。我通常把 DDR 空间分成几个区域ADC 原始数据区、波束合成结果区、FFT 结果区、目标信息区。每个区域的首地址和大小在 STM32 和 FPGA 里都要一致不然数据对不上。我吃过这个亏STM32 读的地址和 FPGA 写的地址差了一个偏移调试了一整天以为是逻辑问题最后发现是地址映射表写错了。4. STM32 控制层与系统联调4.1 STM32 与 FPGA 的通信协议设计STM32 和 FPGA 之间的通信协议我一般设计成“寄存器 数据缓冲区”的模式。FPGA 内部划出一块寄存器空间每个寄存器有固定地址和功能。比如 0x00 是控制寄存器bit0 是启动采集bit1 是启动波束扫描0x04 是波束指向角度0x08 是 PRF 设置0x0C 是状态寄存器STM32 读这个寄存器获取 FPGA 的工作状态。数据缓冲区用来传大量数据比如目标点迹信息。FPGA 把检测到的目标距离、速度、幅度写进缓冲区然后置一个“数据就绪”标志位。STM32 轮询到这个标志位后把数据读走再清标志位。这种“生产者-消费者”模式很经典但要注意缓冲区要够大防止 STM32 还没读完 FPGA 就写下一批数据覆盖了。我通常用乒乓缓冲区FPGA 写 A 区的时候 STM32 读 B 区写完切换。通信接口用 FSMC 的话STM32 端配置成 SRAM 模式地址线和数据线接 FPGA 的 IO。FPGA 端实现一个简单的 SRAM 接口状态机根据片选、读使能、写使能信号做相应操作。时序参数要匹配STM32 的 FSMC 读写周期要大于 FPGA 的响应延迟。我一般留 2 到 3 个时钟周期的余量。4.2 上位机显示与数据上传STM32 处理完的数据要通过某种方式上传到上位机显示。热搜词里“stm32 如何做 usb 设备”提示可以用 USB。STM32F4 和 H7 都带 USB OTG 外设配置成 CDC 设备虚拟串口最简单上位机不用装驱动。如果要传大量数据可以配置成自定义 HID 或者 Bulk 传输速率更高。USB CDC 的坑在于STM32 的 USB 库有多个版本标准库和 HAL 库的 API 不一样网上教程混杂很容易搞混。我的建议是直接用 STM32CubeMX 生成 USB CDC 的初始化代码然后在 CDC_Receive_FS 回调函数里处理接收在 CDC_Transmit_FS 里发送。注意发送前要检查上一次发送是否完成否则会丢数据。如果数据量不大用 UART 转 USB 芯片比如 CH340更简单。STM32 的 UART 配置好波特率115200 或者 921600上位机用串口助手或者自己写的 Python 脚本接收。Python 的 pyserial 库很好用配合 matplotlib 可以实时画雷达距离-多普勒图。我做过一个项目用 Python 的 pyqtgraph 做实时显示刷新率能到 30fps效果很不错。4.3 系统联调与性能测试联调是整个项目最耗时的环节。我的联调顺序是先单独调 FPGA用仿真验证信号处理链路再单独调 STM32用串口打印验证外设最后联调先通控制通道再通数据通道。FPGA 仿真用 Vivado 自带的 Simulator 或者 ModelSim。Testbench 要覆盖各种边界情况ADC 输入全零、满幅、单频、扫频。我习惯用 MATLAB 生成测试向量存成文本文件Testbench 用 $readmemh 读入。这样仿真结果可以和 MATLAB 对比验证算法正确性。热搜词里“fpga 如何正确写 testbench”说明很多人对 Testbench 写法有困惑。我的经验是Testbench 不要写得太复杂重点是激励生成和结果比对中间过程不用管。联调时最容易出问题的是时钟域交叉。FPGA 内部有多个时钟域ADC 采样时钟、DDR 时钟、系统时钟、STM32 接口时钟。跨时钟域信号一定要用同步器两级触发器或者异步 FIFO。我见过一个项目状态机信号直接从 ADC 时钟域拉到系统时钟域结果偶尔采到亚稳态系统随机死机。后来加了同步器就好了。这个坑很隐蔽因为不是每次都出错可能运行几个小时才出一次调试起来很痛苦。5. 常见问题与排查技巧实录5.1 FPGA 时序不收敛怎么办时序不收敛是 FPGA 开发中最常见的问题。表现是 Vivado 或者 Quartus 报 setup/hold 违例或者综合能过但实现过不了。原因通常有几个逻辑级数太深、时钟频率太高、跨时钟域路径没约束好。我的排查步骤先看时序报告找到违例最严重的路径。如果是逻辑级数太深插入流水线寄存器。如果是跨时钟域加 set_false_path 或者 set_clock_groups 约束。如果是时钟频率太高考虑降频或者优化逻辑。热搜词里“fpga 有固定的复位脚吗”说明有人对复位也有疑问。FPGA 没有固定的复位脚复位信号可以来自外部引脚也可以由内部逻辑生成。我一般用外部按键复位加上电复位内部逻辑用同步复位避免异步复位带来的亚稳态问题。5.2 STM32 程序卡死或延时不准STM32 程序卡死热搜词里“stm32 延时函数 delay 卡死”是一个典型。原因通常是中断优先级配置错误或者 while 循环等待标志位但标志位永远不置位。我的排查方法先用调试器暂停看程序停在哪个函数。如果是 delay 函数检查 SysTick 中断是否被更高优先级中断屏蔽了。如果是等待标志位检查外设时钟是否使能、配置是否正确。延时不准的问题如果用 HAL_Delay它依赖 SysTick 中断中断被屏蔽时延时会变长。如果要精确延时用 DWT 的 CYCCNT 计数器直接数时钟周期不受中断影响。或者用定时器做硬件延时更准。5.3 DDR 读写数据出错DDR 读写出错的表现是写入的数据读出来不对或者偶尔出错。原因可能是时序参数不对、PCB 布线问题、仲裁冲突。我的排查方法先用 MIG 自带的自测试功能验证 DDR 硬件是否正常。如果自测试通过说明硬件没问题是逻辑问题。然后检查 AXI 事务的地址、长度、突发类型是否正确。最后检查仲裁优先级看是否有通道被饿死。PCB 布线对 DDR 影响很大。DDR3 的时钟和数据线要等长匹配误差控制在 ±50mil 以内。差分对要严格等长。如果 PCB 已经做好了发现 DDR 不稳定可以尝试降低 DDR 频率或者调整 MIG 的时序参数比如 tRCD、tRP、tRAS。这些参数在 MIG 的配置界面里可以改改完重新生成核。5.4 常见问题速查表问题现象可能原因排查方法解决方案FPGA 时序违例逻辑级数深、时钟快看时序报告插流水线、降频、加约束STM32 卡死中断优先级错、标志位不置位调试器暂停看调用栈调整优先级、检查外设配置DDR 数据错时序参数错、布线差MIG 自测试降频、调时序、改 PCBADC 采样无数据LVDS 时序错、ISERDES 配置错逻辑分析仪抓波形调 IDELAY、改 ISERDES 模式波束合成旁瓣高相位量化位数少、通道不一致MATLAB 仿真对比增加量化位数、校准通道USB 丢数据发送未完成就发下一包抓 USB 包加发送完成检查、增大缓冲区6. 实操心得与避坑经验6.1 关于 FPGA 项目实战的几点体会做 FPGA 项目仿真比写代码重要。我见过太多人代码写得飞快仿真随便跑跑上板子就出问题然后花几天时间调试。其实如果仿真做充分了上板子基本一次就过。我的习惯是每个模块单独仿真覆盖率要包括正常情况和边界情况模块集成后再仿真验证接口时序最后用实际数据仿真验证算法正确性。仿真时间可能占整个项目的 40%但省下的调试时间远不止 40%。Testbench 的写法也有讲究。不要用大量的 initial 块和 #delay那样不好维护。用 task 封装常用操作用 fork-join 做并行激励。结果比对用自动检查不要靠肉眼看波形。我一般用 SystemVerilog 写 Testbench支持随机化激励和覆盖率收集效率比 Verilog 高很多。6.2 关于 STM32 开发的几点体会STM32 开发时钟配置是第一步也是最容易错的一步。CubeMX 生成的时钟树要仔细检查特别是 PLL 的倍频和分频系数。我见过有人把 HSE 设成 8MHz 但实际晶振是 25MHz结果串口波特率全错打印出来全是乱码。所以拿到新板子先用示波器测晶振频率确认和代码里配置的一致。中断优先级分组也要注意。STM32 的 NVIC 支持抢占优先级和子优先级分组方式有 5 种。如果分组设错中断嵌套行为会不符合预期。我的习惯是对实时性要求高的中断比如 ADC 采样完成设高抢占优先级对实时性要求低的中断比如串口接收设低抢占优先级。子优先级一般不用除非有同抢占优先级的中断需要排序。6.3 关于系统联调的几点体会联调阶段日志很重要。FPGA 内部可以加 ILA集成逻辑分析仪抓取关键信号波形。STM32 可以用 SWO 输出 printf 日志不占用串口。ILA 的触发条件要设好比如抓波束合成输出的异常值触发条件设成输出超过阈值。这样能抓到偶发问题。电源和地也要注意。FPGA 和 STM32 的电源要分开滤波数字地和模拟地要单点连接。ADC 的模拟电源要用 LDO 供电不能用开关电源否则噪声会耦合到信号里。我做过一个项目ADC 采样噪声大查了半天发现是开关电源的纹波耦合进去了换成 LDO 就好了。这个坑很典型硬件设计阶段就要考虑。最后说一个关于项目管理的经验雷达信号处理项目涉及算法、FPGA、硬件、软件多个领域一个人全做很容易顾此失彼。如果团队协作接口定义要提前定好并且写成文档。FPGA 和 STM32 之间的寄存器映射表、数据格式、时序要求都要白纸黑字写清楚。我吃过接口没定义清楚的亏FPGA 工程师以为数据是补码STM32 工程师以为是原码结果负数全错了查了两天才发现。从那以后我要求所有跨模块接口必须有文档并且双方签字确认。
